مقدمة إلى شركة سيرديس العليا في مركز فيينا الدولي

(أ) وحدات التسلسل/المدراء هي لبنات أساسية في نظم الاتصالات الحديثة ذات السرعة العالية، وهي تحول مسارات البيانات الموازية إلى شكل متسلسل لنقلها على زوج واحد من الاختلاف أو الألياف البصرية، ثم إعادة بناء البيانات الموازية في جهاز الاستقبال.

سيرديس الهندسة الأساسية

ويمكن تقسيم نظام سيرديس الكامل إلى أربعة نظم فرعية رئيسية: المُتسلسل، والمحلّف، واستعادة البيانات على مدار الساعة، ودائرة التواؤم/التشويه، وفي حين يُسجّل جانب جهاز الإرسال بيانات موازية، يجب على الجانب المتلقي أن يستعيد الساعة من المسار المسلسل القادم وينسق حدود البيانات، ويفرض كل نظام فرعي قيوداً متميزة على تصميم نظام VHDL.

جهاز خدمة (منحرف من بارال إلى أمين)

The sequenceizer takes a N]-bit wide parallel word and outputs the bits one at a time at the line rate. The parallel clock () is typically ]N times slower than the chain clock (FLT:1]) In VHD,L.

محرر (مترجم من Serial-to-Parallel)

ويدير عامل التحلية العملية العكسية: فهو يتلقى تسلسلاً قليلاً ويعيد تشكيل الكلمة الموازية، وتتحول القطع الواردة إلى سجل على كل حافة من زوايا الساعة المتسلسلة، وعندما يتم تجميع الكلمة الكاملة، يعرض على حافلة الإنتاج الموازية مع علم صالح مرتبط بها، كما يجب على عامل التحلية أن يتعامل مع التواؤم قليلاً؛ وإذا لم يكن لتدفق البيانات نمط معروف للضغط الرأسي، فإن المواءمة تتحقق عبر البريدي.

استرداد البيانات من القفل

ويستخرج المركز الساعة التسلسلية من مسار البيانات الوارد، وهذا أمر حاسم لأن جهاز الاستقبال والإرسال لا يغلقان تواتراً في العديد من النظم، وفي نظام سيرديس السريع، يجري عادة تنفيذ نظام الإبلاغ الموحد بوصفه حلقة غير مسبوقة تدريجياً أو حلقة غير مغلقة تضبط جهازاً محلياً يضاهي الترددات في عمليات الانتقال من البيانات.

التلاعب بالكلمات والتدمير

وبعد إجراء عملية نزع السلاح والتسريح وإعادة الإدماج، يجب مواءمة القطع الواردة مع حدود الكلمات، وقد تضمنت العديد من البروتوكولات نمطاً متميزاً (مثلاً، K28.5 في 8ب/10) يفيد بأن استخدامات الحاجز لتحديد الحدود إلى جانب الحدود، ويشمل منطق المواءمة بين القانون الإنساني الدولي جهازاً حكومياً يبحث عن النمط ثم يُحوّل مساره إلى أن يُطابق النمط، مما يكفل وضع صيغة متطابقة لاحقاً.

التحديات في تصميمات السيرديس السريع

ويعمل سيرديس على نطاق واسع بمعدلات متعددة الأطراف، تتجاوز في كثير من الأحيان 10 جبس لكل الممر، وبهذة السرعة، تُعلن تحديات التصميم المادي والرقمي.

إقفال التوقيت وقابلية القياس

ويجب على المصممين والمحلفين نقل البيانات بين نطاقات الساعة (الفصلية والتسلسلية) ويمكن أن تحدث القابلية للتأثر إذا انتهكت أوقات التجهيز/الحدود، ويجب على مصممي نظام VHDL أن يضيفوا متزامنين وأن يقيدوا بعناية أداة التوليفي لتلبية التوقيت، واستخدام متزامنات مزدوجة أو ثلاثية المدى لإشارات المراقبة ممارسة معيارية.

جليس وسكيو

وقد تسبب جليسة في الوقت المسترد أخطاء طفيفة، ففي المسلسل، يؤدي دق ساعة بين النطاقين المتوازي والمسلسل إلى ترتيب غير صحيح، ولمكافحة هذه التصاميم ذات السرعة العالية تستخدم في كثير من الأحيان إشارات مختلفة، وتركيزا مسبقا، وتكافؤ، ومن وجهة نظر VHDL، يجب على المصممين تقليل المنطق المختلط في مسار البيانات المتسلسلة؛ وإعادة تقدير التأخيرات (التكرارية).

استهلاك السلطة

ويستمد التبديل في الترددات المصغرة قوة دينامية كبيرة، وتشمل استراتيجيات خفض الطاقة تزحلق ساعات العمل، وتخفيض حجم الإمدادات (إذا كانت تراخيص التكنولوجيا المستهدفة)، واستخدام المسلسلات ذات الأسلاك المتوازية المنخفضة (مثلا، تحويل 8 أجزاء مقابل 32 قطعة) لخفض وتيرة ساعات العمل المتسلسلة.

VHDL Implementation Techniques for High-Speed SerDes

ولتحقيق التشغيل الموثوق به بمعدلات متعددة الأطراف، يجب أن تُجمع مدونة القانون الإنساني الدولي في موارد المعدات المخصصة، وتُعرض الفروع التالية تقنيات وأمثلة الترميز العملية.

(بإستعمال (سيرديس هارد ماكرو

ومعظم هذه الأدوات الحديثة تشمل أجهزة إرسال مجهزة بأجهزة مرسلة (مثلاً، شركة Xilinx GTY، وشركة Intel E-tile) وتحتوي هذه القطع على وحدات من PLLL، وأجهزة معالجة، وأجهزة لتكافؤ الأسعار، وتضع رموزاً من هذا النوع من أجهزة الاتصال بالبائعين، وتربطها بمنطقك الأساسي، مثلاً في أجهزة " Xilinx " ).

تنفيذ برنامج " سيرديس " (الطرق الحديثة)

وبالنسبة للمعدلات التي تصل إلى بضع مئات من الميغاهرتز، يمكن أن يكون سيرديون ناعمون تماما في القانون الإنساني الدولي صالحا، والمفتاح هو استخدام سجلات النوبات والمقابر التي تنفذ بمناورات مكرّسة وتتجنب السلاسل المتشابكة الطويلة، ويُذكر أيضا مثال موسع على المُتسلسل الذي يتضمن إشارة للتحميل والمصافحة.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity Serializer_8to1 is
 Port (
 clk_ser : in STD_LOGIC; -- serial clock
 clk_par : in STD_LOGIC; -- parallel clock (1/8 rate)
 rst : in STD_LOGIC;
 data_in : in STD_LOGIC_VECTOR(7 downto 0);
 load : in STD_LOGIC;
 serial_out : out STD_LOGIC;
 busy : out STD_LOGIC
 );
end Serializer_8to1;

architecture Behavioral of Serializer_8to1 is
 signal shift_reg : STD_LOGIC_VECTOR(7 downto 0);
 signal bit_cnt : integer range 0 to 7;
begin
 process(clk_ser, rst)
 begin
 if rst = '1' then
 shift_reg <= (others => '0');
 bit_cnt <= 0;
 busy <= '0';
 elsif rising_edge(clk_ser) then
 if load = '1' then
 shift_reg <= data_in;
 bit_cnt <= 7;
 busy <= '1';
 elsif bit_cnt > 0 then
 shift_reg <= shift_reg(6 downto 0) & '0';
 bit_cnt <= bit_cnt - 1;
 else
 busy <= '0';
 end if;
 end if;
 end process;

 serial_out <= shift_reg(7);
end Behavioral;

ويستخدم هذا المُتسلسل الساعة التسلسلية لجميع العمليات، ويجب أن تكون الإشارة متزامنة مع ؛ وفي الممارسة العملية، يلزم أن تكون هناك دائرة عبور على مدار الساعة من النطاق الموازي.

مصممة مع كلمة إبطال

The deserializer must extract the parallel word and identify boundaries. The following example includes a simple alignment state machine that searches for a known pattern (e.g., ).

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity Deserializer_8b10b is
 Port (
 clk_ser : in STD_LOGIC;
 rst : in STD_LOGIC;
 serial_in : in STD_LOGIC;
 data_out : out STD_LOGIC_VECTOR(9 downto 0);
 aligned : out STD_LOGIC
 );
end Deserializer_8b10b;

architecture Behavioral of Deserializer_8b10b is
 signal shift_reg : STD_LOGIC_VECTOR(9 downto 0);
 signal bit_cnt : integer range 0 to 10;
 signal lock : STD_LOGIC := '0';
begin
 process(clk_ser, rst)
 begin
 if rst = '1' then
 shift_reg <= (others => '0');
 bit_cnt <= 0;
 lock <= '0';
 aligned <= '0';
 elsif rising_edge(clk_ser) then
 shift_reg <= shift_reg(8 downto 0) & serial_in;
 if bit_cnt < 10 then
 bit_cnt <= bit_cnt + 1;
 end if;
 -- check for alignment pattern at any bit position
 if lock = '0' then
 if bit_cnt = 10 then
 if shift_reg = "1111000010" then -- comma pattern
 lock <= '1';
 aligned <= '1';
 end if;
 end if;
 else
 -- After locked, output parallel word every 10 clocks
 if bit_cnt = 10 then
 data_out <= shift_reg;
 bit_cnt <= 0;
 end if;
 end if;
 end if;
 end process;
end Behavioral;

وفي نظام حقيقي، يجب أن يتعامل منطق المواءمة أيضا مع بعض الشخصيات المرهقة وتعدد خصائص الاتصال لكل عبوة، ويفترض أن ساعة السحب الخاصة بالسحب المركزي، وإذا لم يكن الأمر كذلك، فإن هناك حاجة إلى مجموعة من التعبئة.

Clock Domain Crossing Strategies

ولا بد أن تجتاز تصميمات سيرديس ذات السرعة العالية من أبطأ وقت متوازي إلى الساعة التسلسلية السريعة، ويتمثل النهج الأكثر أمانا في استخدام عازلة (الأول في، أولا) لفك الشقوق، ويمكن في VHDL، تنفيذ نظام FIFO كنقطة مزدوجة، مع قراءتها وكتابتها، متزامنة عبر ساعات.

التبسيط والتحقق

ويتطلب تبسيط نظام سيرديس بسرعة عالية تصميما دقيقا للاختبارات، وينبغي أن يولد جهاز الاختبار أنماطا للبيانات، ومجلات الحقن (لتقدير مدى السحب المركزي والتوقيت)، والتحقق من أن مضاهاة البيانات المرسلة قد تلقت بيانات بعد الدمج، وتشمل الجوانب الرئيسية ما يلي:

  • Data generation:] Use PRBS (pseudo-random bit sequences) to emulate reality traffic. PRBS patterns expose error sources like inter-symbol interference and pattern-dependent jitter.
  • Clock modelling:] Model the chain clock with reality phase noise. Most digital simulators can approximate jitter by using a changing period in VHDL testbenches (e.g., with small random variations).
  • Asertion-based verification]: Insert VHDL assertions to check for protocol violations, such as invalid character codes in 8b/10b encoding or misalignment after a defined number of hours cycles.
  • ] إجراء اختبارات محركة على نطاق واسع: ] إجراء محاكاة طويلة لضمان أن تكون آلة التواؤم الحكومية مقفلة على نمط البريد في مراحل أولية مختلفة، ويمكن تسجيل التغطية الوظيفية باستخدام نظام " الفيروس " إذا توافرت، أو عن طريق مضادات VHDL.

يقدم البائعون مثل زيلينكس و إنتل مكتبات محاكاة لبراءات سير ديز الخاصة بهم، ويعجل استخدام هذه المكتبات بالتحقق لأنها تُمثل السلوك اللاهوتي للتحرير والمساواة، وتُدرج هذه النماذج دائما في اختبار محاكاتكم.

المواضيع المتقدمة: التركيز المسبق، وتحقيق المساواة، والنظر في ثنائي الفينيل متعدد الكلور

وفي حين أن قانون VHDL لا يمكن أن يغير سلوك الطبقات المادية، يمكن لمراقب سيرديس أن يعدل ظروف المساواة إذا كان جهاز الاتصال يدعمها، ويتمتع جهاز إرسال متنقل حديث من طراز FPGA بمستوى قابل للبرمجة من حيث التركيز على البيانات وتساويها في عدد المتلقين، وفي VHDL، فإن هذه البيانات تُعدّل من خلال كتابة سجلات المراقبة عن طريق حافلة داخلية (مثلا، AXpha-Lite).

كما أن تصميم مركبات ثنائي الفينيل متعدد الكلور يتسم بنفس القدر من الأهمية، ويجب التحكم في الآثار التسلسلية (نحو 100 فرق) وينبغي أن يقل توزيع الساعات إلى أدنى حد بين الساعة المرجعية ومدخل ساعة جهاز النقل المكرس، وهذه القيود المادية خارج نطاق القانون الإنساني الدولي، ولكن يجب على المصمم الرقمي أن يقدم مبادئ توجيهية واضحة لمهندس PCB، مثل التسامح مع الجليسات المطلوبة ومواصفات فقدان العودة.

Case Study: Implementing a Gigabit Ethernet SerDes in VHDL

(جيغابيت إثيرنيت) (000BSE-X) يستخدم مخططاً للترميز في 8b/10b ومعدل خطي قدره 1.25 Gbps. The SerDes must sequenceize an 8-bit parallel word plus a control bit (for K/D character distinction) into a 10-bit series. The receiver performs clock recovery from the scrambled data and aligns word boundaries using the comma )

  1. (يُمكن تنفيذ مركب من 8 ب/10ب كطاولة بحث) يحول إشارات البيانات والمراقبة من 8 إلى مجموعات من رموز 10 مبتات.
  2. مُتسلسل يأخذ مجموعة الـ 10بيت و يُخرجها متسلسلة عند 1.25 غموض
  3. مزيل للحلوى الذي يتحول في أجزاء ويبحث عن نمط فاصلة
  4. A CDR block (usually immediateiated from a buyer primitive) that generates a 125 MHz recovered hours (for the parallel side) from the incoming 1.25 Gbps stream.
  5. وقد تلقت المنظمة بيانات من نطاق ساعات العمل المستعادة إلى نطاق ساعة النظام.

ويمكن وصف هذا الهيكل بالكامل في القانون الإنساني الدولي باستثناء مشروع " نزع السلاح والتسريح وإعادة الإدماج " و " سائق/مستقبل " ، وهناك مشاريع عديدة متاحة من مصادر مفتوحة توفر هذه التنفيذ لأغراض تعليمية، ولكن بالنسبة للإنتاج، يوصى بشدة بأجهزة نقل معززة.

خاتمة

وتنفيذ نظام سيرديين سريع في القانون الإنساني الدولي مهمة صعبة ولكن مجزأة، بحيث يُعدّل المنطق الرقمي وتصميم الشعارات العالية التردد، ويجب أن تُكتب مدونة VHDL مع القيود التوليفية، وإغلاق التوقيت، وتجاوز نطاقات التوقيت، وأن تُراعى، بالنسبة للمعدلات التي تتجاوز 1 Gbps، أنَّ استخدام نظم متجانسة مكرِّسة للتبادلات، أمر أساسي، بالنسبة للمعدلات منخفضة.

External References]