مقدمة: المؤسسة اللوجييكية للنظم التذكارية

ويعتمد كل جهاز حاسوبي حديث على صفائف الذاكرة ووحدات إدارة السجلات والمحفوظات لتخزين البيانات واسترجاعها بسرعة عالية، والإطار الأساسي لالرياضيات الذي يتيح تصميم هذه المكونات الحيوية هو " بوليان أجبر " ، ومن خلال تمثيل الولايات المنطقية كقيم ثنائية )٠ و ١( وتطبيق عمليات مثل " أو " أو " ، و " لا " ، يمكن للمهندسين بناء أجهزة متطورة مصممة متطورة مصممة مصممة مصممة متطورة تتحكمة في خلايا الذاكرة.

Bulean Algebra Fundamentals Revisited

وقد أدخل جورج بول البولين الجبرية في القرن التاسع عشر كنظام رمزي للتفسير بشأن الاقتراحات المنطقية، وفي سياق الإلكترونيات الرقمية، لا يمكن للمتغيرات أن تأخذ سوى قيمتين: 1] (الواقع، ارتفاع الفولطية) و0 (الشكل الأول: ثلاثة مراحل).

  • AND - الناتج لا يتجاوز 1 إذا كانت جميع المدخلات 1.
  • OR] - الناتج 1 إذا كان مدخل واحد على الأقل هو 1.
  • NOT] - تُعفي من المدخلات (1 ⁇ 0, 0 ⁇ 1).

ومن هذه الأسس، تستمد العمليات المركبة مثل NAND و NOR و XOR و XNOR. كما تشمل البوليان الحجبرا عدة نظريات ضرورية للتقليل من دائرة، ولا سيما De Morgan’s laws: (A·B) = A ' + B ' و (A+B) ' A '

إن تقنيات التبسيط مثل خرائط كارنوف (KIN-maps) وخوارزمية كوين مكلاسكي هي تطبيقات مباشرة لخليط بوليان، وهي تقلل من عدد البوابات اللازمة لتنفيذ وظيفة بوليان، مما يؤدي إلى معدات أصغر وأسرع وأكثر كفاءة في استخدام الطاقة، وبالنسبة لصفائف الذاكرة التي تحتوي على ملايين البوابات المنطقية على رقاقة واحدة، بل وتترجم التخفيضات الصغيرة في البوابات إلى وفورات كبيرة.

خلايا الذاكرة المعينة مع شركة بولين لوجيك

وأصغر لبنة بناء لأي صفيفة ذاكرة هي خلية الذاكرة، ويستخدم نوعان مهيمنان في نظام RAM: خلية الوصل الثابتة والزنزانة الدينامية للتجمع، ويعتمد كلاهما على مبادئ بوليان لتشغيلهما.

خلية SRAM

وتتكون خلية " SRAM " النموذجية من 0-60 مروحة من مفترقين متداخلين يشكلان مقطعاً مكرراً، أما النواتج " Q " و " Q ' فهي تمثل الجزء المخزن وكمية " ، وتصف " الحاجز " ، إذا كان الرقم " Q ' ، و ' 0 ' ، والعكس بالعكس بالعكس، والعكس بالعكس، والعكس، والعكس، و " ، و ' ' ' ' ' ' ' ' ' ' ' ' ' ، و ' ' ' ، و ' ' ، و ' ' ' ' ' ' ، و ' ' ' ' ، و ' ، و ' ' ' ' ' ' ، و ' ' ، و &apos

خلية DRAM

(أ) تستخدم خلية [DFAM] مترجماً واحداً ومركباً (T1C) لتخزين قطعة واحدة، ويقوم المترجم بدور مفتاح التحكم في خط الكلمات، وعندما يكون خط السحب مرتفعاً، يكون المكثف متصلاً بالخط الصغير، ويُنفذ الخط المضغوط إلى الفولط المرغوب فيه (1 أو صفر) ويُغلق المشغل بالنواتج الوسيطة أو يُبطلها.

العنوان: قلب الوصول إلى الذاكرة

To access a specific memory cell in a large array, its physical location must be selected. The array is organised as amel of rows and columns, each identified by a binary address. The address decoder uses Boolean algebra to translate

Row Decoder

ويُنفَّذ عادةً كمجموعة من السلاسل والبوابات، واحدة لكل صف، وتتلقى كل منها خطوطاً مكملة أو غير مكتملة، وعلى سبيل المثال، إذا كان العنوان ألف 1 ألف، فإن الشفر للصف الثالث (الرقم 11) سيكون من الفئة ألف-1 - صفر.

Column Decoder

يمكن في كثير من الأحيان تنفيذ أجهزة السحب المحتوية على عدة أجهزة (MX) التي تخضع لها إشارات العمود (العملية البوليانية) لـ m]-F-1 MUX: الناتج = (S) +

التفكيك الهرمي

وفي صفائف الذاكرة الكثيفة جدا، يصبح التزيين الوحيد غير عملي بسبب التأخيرات الكبيرة في الترهيب والتصنت، ويستخدم النهج الهرمي جهازا عالميا للصفوف يختار مجموعة من الصفوف، وأجهزة التشريد المحلية في كل لبنة تختار الصف المحدد، وتولد الإشارات الانتقاء من خلال وظائف بوليان ذات أهم قطع من العناوين، بينما يستخدم الأغاني المحلية العدد المتبقي من الأحذية.

القراءة/الكتابة

وينسق منطق الرقابة في وحدة إدارة السجلات والمحفوظات سلسلة العمليات المطلوبة للقراءة من مجموعة الذاكرة أو الكتابة إليها، وتحدد المعادلات البوليان متى ينبغي تفعيل كل إشارة داخلية.

إشارات المراقبة الرئيسية

  • Chip select (CS)] - enables the entire RAMرق; when CS is low, all outputs are high —impedance.
  • Output enable (OE)] - gated with the read command to drive the data bus.
  • طقوس تمكين [WE] ] - عند التأكيد مع CS، تبدأ دورة كتابة.

ويمكن أن تكون معادلة البوليان بالنسبة لتمكين الناتج هي: OE int = CS · RD ; CLK] (للإقرار المتزامن) التي تتضمن إشارة زمنية، وكثيرا ما تكون الكتابة مقترنة بالعنوان العمودي لإنشاء نافذة دقيقة للكتابة، وتُستخدم قوانين شركة De Morgan’s laws في تنفيذ هذه المعادلات التي تولد بكفاءة - على سبيل المثال.

التوقيت

ويُجرى تزامن مع ذلك إعداد وضبط أوقات النفخ داخل متحكم الذاكرة، مستمدة من متطلبات بوليان عندما تكون البيانات مستقرة مقارنة بنقطة التوقيت، ويُساعد نظام البولين في تحديد فترات التأخير في نشرها عبر البوابات، مما يتيح للمصممين التحقق من استيفاء هوامش التوقيت، وعلى سبيل المثال، يجب أن يُحل العنوان عند إدخالات على مسارات التأجيل.

التقنيات المثلى: من بويليان إكسبريس إلى سيليكون

والهدف الرئيسي من استخدام البولين الجبري في تصميم الذاكرة هو التقليل إلى أدنى حد من المنطقة والسلطة وتأخير الدوائر المنطقية، وهناك عدة طرق منهجية تستخدم.

خرائط كارنوف (كينغ مابس)

وبالنسبة للوظائف التي تصل إلى نحو ستة متغيرات، يوفر K‐maps طريقة بصرية لتحديد المتورطات الرئيسية، ويضع مصمم جدول الحقيقة على شبكة، ويضع مجموعات متاخمة (أو صفر) في مسارات من الحجم 2 k ، ويقرأ هيكلاً مبسطاً من خطوط العرض الأربعة.

Quine —McCluskey Algorithm

وعندما يكون عدد المتغيرات كبيرا، يُدرج خوارزمية كوين - مكلاسكي بصورة منهجية جميع المتغيرات، ويجمع بينها، ويجد الحد الأدنى من التغطية، وهذا الأسلوب مناسب لتبسيط رموز العناوين واختيارات المضاعفات، وتستخدم أدوات التصميم الإلكتروني الحديثة متغيرات هذا الخوارزمي لتجميع منطق مراقبة الذاكرة.

Espresso Logic Minimiser

إن خوارزمية إسبريسو هي جهاز مصغر للسيارات يمكنه التعامل مع مئات المدخلات والنواتج، وهي تستخدم على نطاق واسع في الصناعة لتعظيم وظائف البولين التي تدفع الجيل المبيعي، ومتعددات الأعمدة، والخطأ في قانون الحرق، وبخفض عدد شروط المنتجات، يقلل إسبريسو من عدد البوابات المنطقية وازدحام الأسلاك في الذاكرة.

Bulean Algebra in Modern Memory Architectures

DDR SDRAM

يعتمد معدل البيانات المزدوج على منطق الرقابة المعقدة الذي يستخدم البولين الجبرية لإدارة معاملات التفجيرات، والشحن الأولي، وإعادة التجديد، ويترجم رمز القيادة مجموعة من ملامح العنوان والسيطرة (RAS, CAS, W, CS) إلى إشارات داخلية تقود صفيفة الذاكرة، وهذه الرموز هي أساساً لبنات منطقية متينة تتجاوز حدود ميزانياتها القصوى.

قصيدة شارب وذاكرة قابلة للتعديل

وكثيرا ما تشمل ذكريات الخوخ ذاكرة قابلة للطباعة في متجر البطاقات، وتقارن كلمة " CAM " الواردة بالعلامات المخزنة باستخدام منطق " XOR " ، وخط التطابق هو " البوليان " ، وجميع النتائج المتطابقة: إذا كانت جميع القطع مطابقة، فإن الخط يرتفع، وهذا هو وظيفة تمثيلية خالصة.

العنوان: الترجمة التحريرية و TLB

ويستخدم جهاز " ترجمات " نظرة جانبية " في وحدة إدارة الذاكرة في معالج ما محتوى صغير قابل للطباعة لترجمة عناوين افتراضية إلى عناوين مادية، ومنطق " TLB " هو وظيفة بوليانية تقارن رقم الصفحات الافتراضي بالقصور المخزن، ثم يستخدم العنوان المادي الناتج في قيادة صف الذاكرة الرئيسي وأجهزة دفق الأعمدة.

Power and Speed Optimisation through Boolean Simplification

وكل بوابة في رقاقة ذاكرة تستهلك قوة دينامية عندما تتحول إلى أدنى حد، ويقلل حجم البولين من العدد الإجمالي للبوابة، وعدد مدخلات البوابة (فانين)، وسقف الأسلاك، وكلها تقل استهلاك الطاقة، وعلاوة على ذلك، فإن تبسيط التعبيرات عن البولين يقلل من عدد المستويات المنطقية بين مدخلات العنوان ونواتج خط الكلمات، ويحسن توقيت الوصول إلى البوابة، على سبيل المثال، حيث تتطلب بوابة واحدة تبلغ من العمر مائة ثانية.

وثمة طريقة أخرى تتمثل في تقاسم الاكتئاب الفرعية في بوليان بين عدة ديكورات، وإذا استخدمت أقل العناوين أهمية من قبل كل من أمين الشفرات وديكور العمود، يمكن تقاسم الجيل المكمل، ويوفر البولين ألغبرا الإطار المواضيعي لتحديد هذه الإكراميات المشتركة.

المستقبل: بولان ألغبرا في تكنولوجيات الذاكرة الناشئة

ومع تطور تكنولوجيات الذاكرة نحو بدائل غير قابلة للزراعة مثل MRAM, ReRAM, والذاكرة المتطورة، يظل منطق الرقابة متأصلاً بقوة في أغليان الجبر، حيث أن مضخمات الحواس ومركبات الكتابة وأجهزة اختيار هذه الخلايا الجديدة مصممة باستخدام نفس البوابات المنطقية وتقنيات التقليل إلى أدنى حد، غير أن أنواع الذاكرة الجديدة كثيراً ما تتطلب تسلسلاً أكثر تعقيداً في الرقابة (مثلاً، التحقق من تعدد الخطوات).

خاتمة

من خلية الـ (SRAM) المتواضعة إلى منطق التحكم المتطور في الـ (DDR5,) توفر قاعدة رياضية لكل جانب من جوانب الذاكرة وتصميم وحدات إدارة السجلات والمحفوظات، وتتيح للمهندسين تقليل تعقيد الدائرة، وتحسين السرعة، وخفض استهلاك الطاقة، والحفاظ على سلامة البيانات.