تصميم أجهزة تصوير رقمية غير مجهزة بالمرحلة (العمليات) في مدينة فيدل لتجميع الترددات

:: تصميم حلقات رقمية غير مسبوقة في القانون الإنساني الدولي، ومهارة أساسية للمهندسين العاملين في مجال توليف الترددات وإدارة الساعات في النظم الرقمية، وخطوط الاتصال الرئيسية هي عناصر أساسية تساعد على تزامن الإشارات وتوليد ترددات ثابتة، مما يجعلها حيوية في الأجهزة الإلكترونية الحديثة مثل أجهزة التقاط الصور اللاسلكية، ومحولات البيانات، ومجهزات النسخ الرقمية.

Understanding Digital PLLs

(ب) نظام مراقبة ترددات رقمية (VLL) هو نظام لمراقبة التغذية يقارن مرحلة الإشارة المرجعية للمدخلات مع مرحلة من اشارة الناتج المتولدة، والهدف هو مواءمة مرحلة الإنتاج مع المدخلات، والتقيد بفعالية بالتواتر، وفي حلقة مغلقة، تقوم إدارة الشؤون الاقتصادية والاجتماعية باستمرار بتعديل تواتر المقسم الرقمي (NCO) إلى أن ينخفض التواتر إلى خطأ بسيط ثابت في الدولة.

ويتألف الهيكل الأساسي لإدارة الشؤون السياسية من أربعة مبان رئيسية: جهاز كشف المرحلة، ومصفوف للثغرات، ومسار للتغذية المرتدة، ويحسب جهاز الكشف عن المرحلة الفرق بين المرحلة المرجعية والمرحلة التي تغذيها التغذية المرتدة، وتُستحوذ إشارة الخطأ هذه على جهاز تحديد المواصفات، الذي يشمل عادة جهازا لمراقبة التناسب والتداخل بين مسارات الترددات.

العناصر الرئيسية لخط الأساس الرقمي

قبل أن ننتقل إلى تنفيذ قانون الأمن القومي، من المهم فهم وظيفة كل عنصر وتصميم المبادلات.

محرر المرحلة

ويولد جهاز الكشف عن المرحلة إشارة خطأ تناسبية مع الفرق في المرحلة بين الإشارات المرجعية والإشارات المرتدة، وفي التصميمات الرقمية، تكون أهم عمليات التنفيذ هي جهاز الكشف عن بوابة نظام " XOR " وجهاز الكشف عن الترددات في المرحلة.

• (ب) بوابة XOR تقارن بإشارة ثنائية ونواتج تشير متوسط دورة العمل فيها إلى الفرق في المرحلة، ويصلح أن تكون لكلا الإشارتين دورة عمل 50 في المائة من دورات العمل وعلاقة رباعية (تحول تدريجي 90 درجة) ويتمتع جهاز XOR PD بنطاق خطي محدود (الحد 2) ولا يمكنه اكتشاف اختلافات في الترددات.
• () يستخدم صندوق PFD منطقاً متسلسلاً (مثلاً، منحدرين من نوع (القلب وجهاز تحديد التردد) لكشف فروق كل من المرحلة والتواتر، وينتج عن ذلك نبضات تُشير إلى ما إذا كانت الترددات المرجعية تؤدي إلى حجب التعليقات أو تُلغيها.

مصور

الرش يُعالج إشارة الخطأ في المرحلة لإنتاج فولط التحكم (أو الرمز الرقمي) الذي يقود المنظمة، وفي جهاز تسجيل رقمي، فإن مرشح الحلقة عادة ما يكون مرشحا رقميا للجهاز PI، والمصطلح التناسبي يوفر تصحيحا فوريا استنادا إلى الخطأ الحالي، بينما يتراكم المصطلح المتكامل الخطأ على مر الزمن للقضاء على مرحلة الغلق الثابتة.

مشرف متعدد الأطراف

إن سيولد موجة الإنتاج 32 أو موجة حرارية في تواتر قابل للبرمجة، عادة ما يحتوي على متراكم المرحلة الذي يضيف كلمة مراقبة تردد في كل دورة من ساعات العمل، ناتج المتراكم، الذي يمثل المرحلة الحالية، يُعالج جدولاً مُراقباً يخزن الترددات المُحدّدة أو القيم الكونية

Feedback Path

ومسار التغذية المرتدة مباشر: إذ يُعيد ناتج المنظمة إلى مكتشف المرحلة، وفي بعض التصميمات، يمكن وضع فجوة تردد في مسار التغذية المرتدة لتمكين الشرطة من توليد ترددات متعددة من الإشارة (مثلاً، تركيب أجهزة التزود بالبخار والكهرباء).

تصميم مشروع رقمي في VHDL

ويشمل تنفيذ القانون رقمي للبيع في القانون الإنساني الدولي تدوين كل عنصر بوصفه كياناً منفصلاً وربطه بالتسلسل الهرمي، وتقدم الأقسام الفرعية التالية أمثلة على تصميم القانون الإنساني الدولي لكل لبنة، مع التركيز على البناءات المراد تجميعها وأفضل الممارسات.

تنفيذ المرحلة

وسننفذ وثيقة من وثائق البرنامج، حيث أنها أكثر قوة بالنسبة لتوليف الترددات، وتستخدم هذه الخطة بوابة مزدوجة من طراز D، وبوابة من جديد، ونواتج أعلى/مخفضة، ويرد أدناه بيان VHDL المتعلق بآلية بسيطة من مصادر القدرة على تحمل عبء الديون.

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity pfd is
 port (
 clk_ref : in std_logic;
 clk_fb : in std_logic;
 reset : in std_logic;
 up : out std_logic;
 down : out std_logic
 );
end pfd;

architecture rtl of pfd is
 signal q_ref, q_fb : std_logic;
begin
 process(clk_ref, reset)
 begin
 if reset = '1' then
 q_ref <= '0';
 elsif rising_edge(clk_ref) then
 q_ref <= '1';
 end if;
 end process;

 process(clk_fb, reset)
 begin
 if reset = '1' then
 q_fb <= '0';
 elsif rising_edge(clk_fb) then
 q_fb <= '1';
 end if;
 end process;

 up <= q_ref and not q_fb;
 down <= q_fb and not q_ref;

 reset <= q_ref and q_fb; -- internal reset for both flip-flops
end rtl;

وفي هذا التنفيذ، فإن الإشارة تقودها مزيج من الارتدادات وكلا المنحدرين من المنحدرين، بما يكفل أن يعاد تشغيل جهاز الكشف بسرعة بعد وصول كلا الطرفين، وينتج هذا الرقم نبضاً على ] عندما تؤدي الإشارة إلى التعليقات، ونبض على عندما تؤدي مرحلة التغذية المرتدة إلى حدوث فرق في الاستطلاع.

تنفيذ نظام لوب

ويمكن تنفيذ مرشح رقمي للأجهزة العمومية باستخدام متراكم ومضاعفات موازية، ومن أجل البساطة، نفترض أن نواتج PFD تحول إلى قيمة خطأ موقعة، ويختار معامل التصفير لتوفير عامل تضخم قدره 0.7 وتواتر طبيعي يفي بمتطلبات وقت القفل، أما الرمز VHDL أدناه فيظهر مرشحا أساسيا للجهاز PI مع 16 بيتا موقّعا بالتصوير.

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity loop_filter is
 port (
 clk : in std_logic;
 rst : in std_logic;
 phase_err: in signed(15 downto 0);
 freq_ctrl: out signed(15 downto 0)
 );
end loop_filter;

architecture rtl of loop_filter is
 -- Coefficients: Kp = 0.25, Ki = 0.03125 (example values)
 constant Kp : signed(15 downto 0) := to_signed(8192, 16); -- 0.25 in Q14
 constant Ki : signed(15 downto 0) := to_signed(1024, 16); -- 0.03125 in Q14
 signal integral : signed(31 downto 0) := (others => '0');
 signal prop_term, int_term : signed(31 downto 0);
begin
 process(clk, rst)
 begin
 if rst = '1' then
 integral <= (others => '0');
 elsif rising_edge(clk) then
 integral <= integral + (phase_err * Ki); -- saturated accumulation
 end if;
 end process;

 prop_term <= phase_err * Kp;
 int_term <= integral(31 downto 16); -- truncate to 16-bit
 freq_ctrl <= prop_term(15 downto 0) + int_term(15 downto 0);
end rtl;

في هذا المثال، المعاملات مُمثّلة في شكل نقطة محددة من النوع (كيو 14) المتراكم هو 32 قطعة لمنع التدفق المفرط، و يتم تدحرج الناتج إلى 16 قطعة، وهذا التصفية يقود كلمة مراقبة ترددات (إنك سي)

التنفيذ على الصعيد الوطني

وتولد المنظمة الوطنية للمحاسبة ساعة الإنتاج، وبالنسبة لتوليف الترددات، كثيرا ما نحتاج إلى موجة مربعة تبلغ نسبة الـ 50 في المائة من دورة العمل، وينجح نهج تراكم المرحلة في العمل، وينفذ قانون VHDL التالي جهازا وطنيا من طراز 32 إلى طراز مع ناتجا من ساعات العمل (جهاز MSB التابع للمتراكم).

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity nco is
 port (
 clk : in std_logic;
 rst : in std_logic;
 freq_word: in unsigned(31 downto 0);
 out_clk : out std_logic
 );
end nco;

architecture rtl of nco is
 signal accumulator : unsigned(31 downto 0) := (others => '0');
begin
 process(clk, rst)
 begin
 if rst = '1' then
 accumulator <= (others => '0');
 elsif rising_edge(clk) then
 accumulator <= accumulator + freq_word;
 end if;
 end process;

 out_clk <= accumulator(31); -- MSB toggles at half the NCO frequency
end rtl;

وتعطى تواتر الإنتاج .]، إذ يوفر متراكم 32 طناً حلاً متكرراً لـ .() وفيما يتعلق بتوليف الموجات الراقية، يستعاض عن الناتج بجدول بحث يتناوله الجزء الرفيع المستوى من المتراكم، مثلاً، استخدام الجزء الأعلى من 8 أجزاء لمؤشرات قياسية لـ 256 نقطة مخزنة في مجموعة من روم.

التكامل والتصميم الرفيع المستوى

بمجرد تصميم الوحدات الفردية، ننشئ كياناً رفيع المستوى يُصدر إنذاراً لـ (بي إف دي)، و (ثوب فرز) و (إنك سي)

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity digital_pll is
 port (
 ref_clk : in std_logic;
 rst : in std_logic;
 pll_out : out std_logic
 );
end digital_pll;

architecture rtl of digital_pll is
 signal up, down : std_logic;
 signal phase_err_signed : signed(15 downto 0);
 signal freq_ctrl : signed(15 downto 0);
 signal fb_clk : std_logic;
begin
 -- Convert up/down to signed error
 phase_err_signed <= (to_signed(1, 16) when up='1') else
 (to_signed(-1, 16) when down='1') else
 (others => '0');

 u_pfd : entity work.pfd
 port map (
 clk_ref => ref_clk,
 clk_fb => fb_clk,
 reset => rst,
 up => up,
 down => down
 );

 u_loop_filter : entity work.loop_filter
 port map (
 clk => ref_clk,
 rst => rst,
 phase_err => phase_err_signed,
 freq_ctrl => freq_ctrl
 );

 u_nco : entity work.nco
 port map (
 clk => ref_clk,
 rst => rst,
 freq_word => unsigned(freq_ctrl),
 out_clk => fb_clk
 );

 pll_out <= fb_clk;
end rtl;

1 - يمكن عملياً أن يوفر جهاز الكشف عن المراحل الأكثر تطوراً (مثلاً، المحول من وقت إلى آخر) حلاً أدق، ويمكن استخدام نطاق زمني منفصل من ساعات العمل العالية، ويبدأ تشغيل جهاز تحديد درجات المفاعلات في نفس الساعة المرجعية، مما يبسط التصميم ولكن يحد من أقصى تواتر للنواتج.

التبسيط والتحقق

ومن الأهمية بمكان أن يُحاكاة نظام تسجيل المكالمات الرقمية للتحقق من وقت القفل والاستقرار ومن أداء المحركات، وينبغي أن يُطبق جهاز اختبار VHDL ساعة مرجعية، وأن يسمح للشركة بقفل الخط، ثم قياس الخطأ في المرحلة، واستخدام إجراء لوقف المحاكاة بعد فترة معقولة، ويُعدّ هذا الاختبار اختباراً هيكلياً.

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity tb_digital_pll is
end tb_digital_pll;

architecture sim of tb_digital_pll is
 signal ref_clk : std_logic := '0';
 signal rst : std_logic := '0';
 signal pll_out : std_logic;
 constant T : time := 20 ns; -- 50 MHz reference
begin
 ref_clk <= not ref_clk after T/2;
 rst <= '1', '0' after 100 ns;

 dut : entity work.digital_pll
 port map (ref_clk, rst, pll_out);

 -- verification process
 process
 begin
 wait until rising_edge(rst);
 wait for 1 us; -- allow lock
 -- check frequency and phase
 report "Simulation complete";
 std.env.finish;
 end process;
end sim;

ويمكن استخدام أدوات محاكاة مثل النموذج، أو جهاز محاكاة فيفادو، أو GHDL، ومن المستصوب أيضا إجراء محاكاة واسعة النطاق في الزوايا مع ساعات مرجعية مبطنة ومترجمين للطاقة، ومن الموارد المفيدة لتقنيات محاكاة القانون الخاص بكالوريوس الليبريين، الورقة البيضاء عن أفضل الممارسات () من الإطارات المرجعية.

التليفزيون المتواتر مع الرقمي PLL

عندما يتم تأمين إدارة الشؤون الاقتصادية والاجتماعية، يمكننا استخدامه لتوليف الترددات بتغيير كلمة مراقبة ترددات المنظمة، في التطبيق المثالي، الساعة المرجعية هي مُنذّرة بلورية مستقرة، وشركة (دي إل إل إل) تولد ناتجاً عالي التردد، وهى عدة إشارات، و بالنسبة لتركيب النادل، يمكن إضافة قاذفة في مسار التغذية المرتدة.

In the relationship between the output frequency and the control word is given by (f) = (]FCW / 2^]N) )

For further reading on digital frequency synthesis, see the traditional text Phase-Locked Loops: Design, Simulation, and Applications] by Roland E. Best (McGraw-Hill, 2007). Additionally, the ]IEE paper on all-digital PL structure

الاعتبارات العملية

ويتطلب تصميم مشروع إدارة الشؤون الاقتصادية والاجتماعية الذي يعمل بشكل موثوق في مجال المعدات اهتماماً دقيقاً لعدة مسائل عملية.

وقت القفل وباندويث

* التوقيت المغلقة لمحطة سطوح تتناسب مع نطاق الترددات، وتغلق مجموعة أوسع من السلاسل الترددية بسرعة ولكنها تسمح بمزيد من المراجع بالتغذية والتلويث، وتخفف الضوضاء الضوضاء الضيقة على نطاق الترددات، وتستغرق وقتا أطول لغلقها، ويجب أن تُستخدم معامل تصفية الحلقة لتتوافق مع متطلبات التطبيق.

جليس والمرحلة

وتعاني أجهزة قياس الرقمي من مبطنة قياس الكمي بسبب الحل النهائي للمنظمة الوطنية وجهاز الكشف عن المرحلة، كما أن زيادة استخدام الاستطلاعات المتراكمة تقلل من الضوضاء الكميّة للترددات، وتستخدم جهازاً للكشف عن المراحل المتعددة (مثلاً، جهاز تحويل من وقت إلى آخر، مع 10 من قرارات الفرز) يحسن الضجيج في المرحلة العالية من تطبيقات الضوضاء ذات الأداء الرقمي، وينظر في تنفيذ كشف عن وجود فتيلات.

استهلاك السلطة

وتستهلك أجهزة إدارة الشؤون السياسية التي تنفذ في إطار برامجيات FPGA أو ASICs طاقة دينامية تناسب تواتر ساعات العمل وعدد البوابات، وتخفض الطاقة أو تستخدم الساعات البوابية أو تتيح الإشارة إلى المنظمة عند عدم الحاجة إلى إعادة تشكيل الترددات، وتناقش في ورقة البحث عن هياكل حديثة ذات قوة منخفضة، مثل تلك التي تستخدم التجهيزات ذات الوقت.

التغيرات في العملية والفولتاج والتمهيد

وتعاني التصاميم الرقمية من تفاوتات في الفول السوداني من الدوائر المغنطة، ولكن زيادة تصفية العوالق وتواترها لا يزالان يعتمدان على ساعة النظام، التي قد تختلف عبر الزوايا، ويضمن استخدام هامش صغير في معامل التصفير المزودة بالثبات، وإجراء تحليل ثابت للتوقيت أن تفي إدارة الشؤون الاقتصادية والاجتماعية بالتوقيت في جميع الأحوال، ويوصى بتوقيع البرمجيات المصغرة (شكل الزمني).

المواضيع المتقدمة

وبالنسبة للمهندسين المستعدين لتجاوز القواعد الأساسية، توجد عدة أطبائج متقدمة من إدارة الشؤون الاقتصادية والاجتماعية.

All-Digital PL (ADPLL)

ويحل مشروع قانون مكافحة الاتجار بالبشر محل جميع المكونات المشابهة بالمكافئات الرقمية، بما في ذلك محول زمني إلى رقمي كاشف للمرحلة ومصفف متحكم فيه رقمياً، ويستخدم هذا النهج على نطاق واسع في نظام الرصد والمراقبة البحرية لتطبيقات إدارة مصايد الأسماك، وتمتد منهجية تصميم نظام VHDL بطبيعة الحال إلى أجهزة ADPLLS بإضافة مجموعة من أجهزة التحكم في الأوقياد.

Fractional-N PL with Sigma-Delta Modulation

Fractional-N synthesis allows arbitrary frequency ratios, enabling fine frequency steps without reducing the phase detector frequency. The feedback divider's modulus is modulated by a sigma-delta modulator (SDM) to shape quantization noise away from the loop bandwidth. The SDM can be implemented in VHDL as a third-order error feedback structure. A tutorial on SDM-based fractional-N PLLs is available from Analog Devices.

خاتمة

إن تصميم حلقات رقمية غير مسبوقة في القانون الإنساني الدولي من أجل توليف الترددات مهمة صعبة ولكنها مكافئة تجمع بين تجهيز الإشارات الرقمية ونظرية التحكم وتصميم المعدات، وقد غطى هذا المقال قدرات مصممة على مراحل أساسية، ومرشحة للثغرات، وبين نماذج تصميمات متزامنة لاختبارات الترددات، واستراتيجيات المحاكاة، ويمكنك، من خلال فهم هذه لبنات البناء، أن تخلق سلاسل كبيرة من المقاييس العالية للدقائق الترددات.