Die entscheidende Rolle serieller Protokolle im modernen PCB-Design

In der modernen Elektronik ist die Fähigkeit, Daten mit hoher Geschwindigkeit zwischen Komponenten zu bewegen, nicht verhandelbar. Serienkommunikationsprotokolle wie PCI Express (PCIe) und Universal Serial Bus (USB) sind zum Rückgrat dieser Datenbewegung geworden, was alles von blitzschnellen SSDs bis hin zu vielseitigen Peripherieverbindungen ermöglicht. Für Ingenieure besteht die Herausforderung nicht nur darin, diese Protokolle auszuwählen, sondern sie in ein Leiterplattenlayout zu integrieren, das die Signalintegrität bewahrt und zuverlässige Leistung liefert. Eine schlecht gestaltete Leiterplatte kann eine Hochgeschwindigkeitsschnittstelle in eine Quelle für intermittierende Ausfälle, Datenkorruption oder elektromagnetische Störungen verwandeln. Dieser Artikel bietet eine detaillierte, praktische Anleitung zur Integration von PCIe und USB in Ihre Leiterplattenlayouts, die alles von der grundlegenden Theorie bis hin zu fortschrittlichen Routing-Strategien abdeckt.

Ob Sie ein kompaktes IoT-Modul oder ein komplexes Server-Motherboard entwerfen, die Prinzipien der kontrollierten Impedanz, des Differential-Paar-Routings und der richtigen Erdung gelten universell. Wir werden die spezifischen Anforderungen von PCIe Gen4/Gen5 und USB 3.x/USB4 untersuchen und wie Sie diese Spezifikationen in eine herstellbare, leistungsstarke Platine übersetzen können. Am Ende haben Sie einen klaren Rahmen, um das serielle Highspeed-Design mit Zuversicht anzugehen.

PCIe und USB Protokolle in der Tiefe verstehen

Bevor wir uns mit den Layout-Regeln befassen, ist es wichtig, die elektrischen Eigenschaften jedes Protokolls zu verstehen. Beide beruhen auf differentieller Signalisierung, bei der Daten über ein Paar von Drähten mit gleichen und entgegengesetzten Spannungen übertragen werden. Dies bietet eine ausgezeichnete Störfestigkeit und hilft, die Signalintegrität bei hohen Frequenzen aufrechtzuerhalten.

PCI Express: Architektur und Signalgruppen

PCIe ist ein serieller Punkt-zu-Punkt-Bus, der dedizierte Lanes verwendet, die jeweils aus einem Sendepaar und einem Empfangspaar bestehen. Eine Lane ist ein Full-Duplex-Differentialkanal. Moderne Systeme verwenden mehrere Lanes (x1, x4, x8, x16), um die Bandbreite zu skalieren. Für eine PCIe Gen4-Spur beträgt die Datenrate 16 GT/s (Gigatransfers pro Sekunde), was eine Trace-Impedanz von 85 Ohm (oder 100 Ohm für Legacy-Anwendungen) erfordert. Das Protokoll enthält zusätzliche Signale wie PERST (Reset), REFCLK (Referenzuhr) und WAKE, die ebenfalls ein sorgfältiges Routing benötigen. Die Hauptherausforderung besteht darin, die Impedanzsteuerung über den gesamten Pfad vom Controller zum Stecker, durch Vias und über Board-Layer hinweg beizubehalten. Im Gegensatz zu USB erfordert PCIe oft eine strikte Schieflage zwischen dem Differentialpaar (normalerweise weniger als 5 ps Schieflage) und zwischen den Lanes in einer mehrspurigen Gruppe.

USB: Von USB 2.0 bis USB4 und Thunderbolt

USB 2.0 verwendet ein einzelnes Differentialpaar (D+/D-) mit einer Datenrate von 480 Mbps und 90 Ohm Differentialimpedanz. USB 3.x führt SuperSpeed-Paare (SSTX und SSRX) ein, die mit 5 GT/s (USB 3.2 Gen 1) oder 10 GT/s (USB 3.2 Gen 2) arbeiten, die jeweils auch 90 Ohm Differentialimpedanz erfordern. USB4 und Thunderbolt 3/4 verwenden den USB-C-Anschluss und arbeiten mit bis zu 40 Gbps, basierend auf der gleichen elektrischen Schicht wie PCIe, was 85 Ohm Differentialimpedanz für die Hochgeschwindigkeitspfade bedeutet. Ein USB-C-Design muss mehrere Signaltypen behandeln: USB 2.0, SuperSpeed-Paare, Sideband-Nutzung (SBU) und Konfigurationskanal (CC) Signale. Der Anschluss selbst ist klein und hochdichte, was das Breakout-Routing besonders schwierig macht. Designer müssen genau auf das Routing der SuperSpeed-Paare achten, um Übersprechen von den benachbarten USB 2.0-Linien zu vermeiden und die richtige Impedanz aufrechtzuerhalten.

Wichtige Überlegungen für das PCB-Design: Von der Theorie zum Layout

Die Umsetzung der elektrischen Anforderungen in physische Layoutentscheidungen erfordert das eigentliche Fachwissen.

Impedanzkontrolle: Die Grundlage für High-Speed Design

Die charakteristische Impedanz einer Spur wird durch ihre Breite, ihren Abstand zur Bezugsebene und die Dielektrizitätskonstante des PCB-Materials bestimmt. Für PCIe beträgt das Ziel der differentiellen Impedanz 85 Ohm (mit einer typischen Toleranz von ±10%). Für USB 3.x beträgt es 90 Ohm. Ihr PCB-Fab-Haus muss Impedanzcoupons für jeden Schichtstapel bereitstellen, um dies zu überprüfen. Verwenden Sie einen Feldlöser (wie Polar Si8000 oder HyperLynx), um die erforderliche Spurengeometrie für Ihren spezifischen Stapel zu berechnen. Zum Beispiel auf einer Standard-4-Schichten-Platte mit einer Dicke von 0,062 "könnte ein Mikrostreifen-Differenzpaar mit 5 mil Spurbreite und 7 mil Abstand (Kanten-zu-Kanten) 90 Ohm erreichen, aber die genauen Werte hängen vom Prepreg-Material und dem Kupfergewicht ab.

Die Impedanzanforderung sollte immer in der Fertigungszeichnung angegeben werden. Berücksichtigen Sie auch die Auswirkungen der Lötmaske. Die Lötmaske reduziert die Impedanz leicht, daher sollten Ihre Vormaskenberechnungen dies berücksichtigen. Eine gute Regel ist, eine 2-3 Ohm höhere Impedanz als das Ziel zu entwerfen, um den Lötmaskeneffekt zu kompensieren. Weitere Details zur Impedanzsteuerung finden Sie in Polar Instruments' Guide on controlled Impedanz.

Signalintegrität: Reflexionen, Crosstalk und Dämpfung

Jede Unterbrechung in der Übertragungsleitung verursacht eine Reflexion. Vias, Verbinder und Änderungen der Leiterbahnbreite verursachen alle Impedanzfehlanpassungen. Bei Hochgeschwindigkeitssignalen ist die Anzahl der Vias zu minimieren. Wenn Vias unvermeidlich sind (z. B. bei Schichtwechseln), verwenden Sie eine Rückbohrtechnik, um den unbenutzten Stub zu entfernen, der ansonsten als Resonanzhohlraum wirkt. Halten Sie die Länge des Via-Stubs bei 16 Gbps-Signalen unter 12 mils. Crosstalk kann durch eine Vergrößerung des Abstands zwischen benachbarten Differentialpaaren gehandhabt werden. Eine gängige Regel ist, den Abstand zwischen Kante und Kante zwischen zwei Differentialpaaren mindestens 5 mal so groß wie die Leiterbahnbreite zu halten. Vermeiden Sie auch, Hochgeschwindigkeitssignale parallel zu Taktleitungen oder anderen verrauschten Spuren für mehr als 1 Zoll zu leiten. Verwenden Sie eine Masseebene zwischen den Schichten, um empfindliche Signale zu isolieren.

Die Dämpfung wird bei hohen Frequenzen signifikant. Die Dielektrikumverluste nehmen mit der Frequenz zu, so dass bei langen PCIe-Spuren (über 8 Zoll) ein Laminat mit geringem Verlust wie Megtron 6 oder Isola Tachyon verwendet werden sollte. Das Einfügeverlustbudget für einen PCIe Gen4-Kanal beträgt typischerweise etwa 20 dB. Designer müssen den gesamten Kanal vom Treiber zum Empfänger einschließlich des Steckers simulieren, um die Einhaltung zu gewährleisten.

Erdung und Rückwege

Eine feste, durchgehende Masseebene ist für Hochgeschwindigkeitssignale wesentlich. Die Masseebene stellt einen Rückweg mit niedriger Induktivität für die Differenzsignale bereit. Jede Lücke oder Teilung in der Masseebene zwingt den Strom, einen alternativen Weg zu finden, wodurch eine große Schleifenantenne entsteht, die EMI ausstrahlt und die Signalqualität verschlechtert. Ein hochschnelles Differenzpaar wird niemals über eine Teilung in der Masseebene geleitet. Wenn Sie Referenzebenen ändern müssen (z. B. von der oberen Kupfer- zur Masseebene auf Schicht 2, dann zur Leistungsebene auf Schicht 4), legen Sie Durchstechhilfen in der Nähe der Signaldurchkontakte, um einen Rückweg zu schaffen. Bei Mehrschichtplatten weisen Sie mindestens eine ganze innere Schicht als solide Masseebene zu. Verwenden Sie die Leistungsebene nicht als Referenz für Hochgeschwindigkeitssignale, es sei denn, sie ist gut entkoppelt und hat eine niedrige Impedanz.

Trace Length Matching und Skew Control

Bei Differentialpaaren müssen die beiden Leiterbahnen in ihrer Länge auf wenige Pikosekunden des Schräglaufs abgestimmt sein. Dadurch wird sichergestellt, dass das Differenzsignal ausgeglichen bleibt. Bei PCIe Gen4 sollte der Schräglauf innerhalb der Paare kleiner als 5 ps sein, was einer Längenabweichung von etwa 30-35 mils (abhängig von der Ausbreitungsverzögerung) entspricht. Zur Einstellung der Länge des kürzeren Pfades sind mäanderförmige (Trombonen-) Muster zu verwenden. Die Kurven sind sanft zu gestalten (Radius von mindestens 3x der Spurbreite), um Impedanzsprünge zu vermeiden. Bei mehrspurigen Bussen wie PCIe x4 oder x8 ist auch der Schräglauf zwischen den Bahnen wichtig. PCIe verlangt typischerweise, dass der Gesamtwinkel zwischen den Fahrspuren kleiner als 0,15 UI (Einheitsintervall) ist, was bei 16 GT/s etwa 9,4 ps beträgt. Das bedeutet, dass alle Fahrspuren auf ähnliche Längen (innerhalb weniger hundert mils) geführt werden sollten.

Für USB 3.x sollte die Intra-Paar-Schiefe für die SuperSpeed-Paare weniger als 5 ps betragen, und die beiden SuperSpeed-Paare (SSTX und SSRX) sollten innerhalb von 100 mils angepasst werden, um Schiefe im Stecker zu vermeiden. USB 2.0 D + / D- ist verzeihender, aber wenn man sie innerhalb von 50 mils zusammenbringt, reduziert sich das Rauschen im Common-Mode.

Routing-Tipps für PCIe und USB: Praktische Techniken

Mit den Grundlagen konzentrieren wir uns auf den eigentlichen Routing-Prozess.Das Ziel ist es, einen Pfad zu schaffen, der die Signalqualität vom Controller zum Connector bewahrt.

Differential Pair Routing Regeln

  • Kopplung: Die beiden Spuren eines Differentialpaares so nahe wie möglich aneinander zu koppeln (typischerweise 5-8 mils von der Kante zur Kante), um eine enge Kopplung aufrechtzuerhalten.
  • Konstanter Abstand: Behalte die gleiche Lücke zwischen dem Paar während der gesamten Route. Jede Variation des Abstands verändert die differentielle Impedanz. Wenn Sie ein Anschlusspad oder ein Via-Pad betreten, ändert sich die Kopplung. Verwenden Sie einen Impedanzverjüngung, um den Abstand in der Nähe des Pads allmählich zu erweitern.
  • Vermeiden Sie 90-Grad-Biegungen: Verwenden Sie 45-Grad-Kurven oder gekrümmte Bögen mit einem Radius von mindestens 3x der Spurbreite.
  • Halten Sie Zonen aus: Leiten Sie keine anderen Signale (insbesondere Uhren oder I2C) innerhalb von 50 mils eines Differentialpaares.

Layer Stackup und Via Strategie

Für PCIe Gen3 und höher ist eine Schichtstapelung zu verwenden, die eine feste Bezugsebene neben jeder Signalschicht bereitstellt. Eine typische 4-Schichten-Stackup ist: Signal (oben) – Masse – Strom – Signal (unten). Die obere und untere Schicht werden für die Weiterleitung von Hochgeschwindigkeitssignalen verwendet, wobei die benachbarte Masseebene den Rückweg darstellt. Bei komplexeren Platten (8+ Schichten) ist eine symmetrische Stapelung zu verwenden, um ein Verziehen während der Herstellung zu vermeiden.

Die Konstruktion ist entscheidend. Verwenden Sie die kleinste über Bohrergröße, die herstellbar ist (normalerweise 8-10 mil Bohrer, 16-18 mil Pad), um über Kapazität und Induktivität zu reduzieren. Für PCIe Gen5 bei 32 GT / s sollten Sie Mikrovias (lasergebohrt) mit einem 4 mil Bohrer verwenden, um Stub-Effekte zu minimieren. Platzieren Sie einen Boden über neben jedem Signal über (innerhalb von 30 mils), um einen Rückweg mit niedriger Induktivität zu schaffen. Wenn Sie ein Differentialpaar haben Übergangsschichten, verwenden Sie ein Paar über Masse (eine für jedes Signal über), um die Kopplung aufrechtzuerhalten.

Steckverbinderplatzierung und Breakout Routing

Die Stecker sind mit einem Stecker ausgestattet, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet ist, der mit einem Stecker ausgestattet

Es ist oft hilfreich, sich auf die Spezifikation USB 3.2 für genaue Breakout-Empfehlungen oder die PCIe-Basisspezifikation für die Spurzuweisung und die Skew-Grenzen zu beziehen.

Zusätzliche Best Practices für robustes High-Speed-Design

Neben den wichtigsten Layout-Richtlinien können mehrere ergänzende Praktiken die Zuverlässigkeit Ihres Designs erheblich verbessern.

Integrität und Entkopplung von Strom

Hochgeschwindigkeitstransienten ziehen große Stromspitzen. Entkopplungskondensatoren nahe den Leistungssteckern des Controllers und des Steckers anbringen. Bei PCIe einen Bulk-Kondensator (10-100 μF) und mehrere Hochfrequenz-Bypass-Kondensatoren (0,1 μF und 0,01 μF) in einem Raster in der Nähe der Stromversorgungsstecker verwenden. Niedrig-ESL-Kondensatoren (äquivalente Serieninduktivität) in 0402- oder 0201-Paketen verwenden. Die Leistungsebene sollte über einen weiten Frequenzbereich niederohmig sein. Power Integrity (PI)-Simulationstools wie Sigrity oder HyperLynx PI verwenden, um zu überprüfen, ob die Spannungswelligkeit innerhalb der Spezifikationen bleibt (normalerweise ±3% für PCIe).

ESD-Schutz und Filterung

USB-Anschlüsse sind elektrostatischen Entladungen (ESD) von Kabeln und menschlicher Berührung ausgesetzt. TVS-Dioden auf den D+/D- und SuperSpeed-Leitungen in der Nähe des Anschlusses platzieren. Ein Fernsehgerät mit geringer Kapazität (unter 0,5 pF) wählen, um eine Verschlechterung der Signalintegrität zu vermeiden. Für USB 2.0 werden häufig Common-Mode-Drosseln verwendet, um Common-Mode-Rauschen zu unterdrücken, aber sie können bei vorsichtigem Layout weggelassen werden. Für USB 3.x und PCIe sollten Common-Mode-Drosseln an den High-Speed-Paaren vermieden werden, weil sie einen inakzeptablen Einfügeverlust verursachen.

Simulation vor der Fertigung

Zwei Arten der Simulation sind von wesentlicher Bedeutung: Signalintegrität (SI) und elektromagnetische Verträglichkeit (EMV). Zur Modellierung des Kanals vom Fahrer zum Empfänger wird ein SI-Tool wie Ansys HFSS oder Keysight ADS verwendet. Das Zeitbereichsreflektometrie-Impedanzprofil und Augendiagramm simulieren. Bei PCIe Gen4 muss die Augenöffnung mindestens 0,3 UI und der Jitter unter 0,15 UI p-p betragen. Bei USB 3.2 ist die konforme Augenmaske in der Spezifikation definiert. EMV-Simulationen (mit Tools wie CST Studio) können abgestrahlte Emissionen von der Platine vorhersagen und bei der Ortung von Antennenstrukturen helfen. Viele PCB-CAD-Tools verfügen jetzt über integrierte SI/PI-Analysefunktionen (z. B. Altium Designer mit SI-Analyse oder Cadence Allegro mit Sigrity).

Für einen tieferen Einblick in Simulations-Workflows bietet die Keysight PCIe Design- und Testlösungen Seite wertvolle Ressourcen.

Test und Validierung

Sobald die Platine hergestellt ist, ist ein strenges Testen obligatorisch. Verwenden Sie ein Zeitbereichsreflektometer (TDR), um die Impedanz der Differentialpaare zu messen. Vergewissern Sie sich, dass die Impedanz innerhalb von ±10 % des Ziels liegt. Verwenden Sie ein Oszilloskop mit einer Sonde mit hoher Bandbreite (16 GHz für PCIe Gen4), um das Augendiagramm zu erfassen. Überprüfen Sie den übermäßigen Jitter oder Spannungsabstand. Verwenden Sie für USB einen USB-Compliance-Tester (wie den Lecroy Voyager oder Teledyne LeCroy USB-Tester), um die offizielle Compliance-Testsuite auszuführen. Verwenden Sie für PCIe einen PCIe-Protokollanalysator oder einen BER-Tester (Bitfehlerrate), um zu bestätigen, dass die Bitfehlerrate unter 1e-12 liegt. Häufige Probleme, die während des Testens auftreten, sind Impedanzbrüche an Vias, übermäßiges Übersprechen von einer benachbarten Hochgeschwindigkeitsspur oder Stromversorgungsrauschen. Entfernen Sie diese iterativ, indem Sie den problematischen Abschnitt neu auslegen.

Wärmemanagement

Hochgeschwindigkeitsprotokolle erzeugen Wärme. Der PCIe-Controller und der USB-Stromversorgungs-Controller (PD) können thermische Vias unter den QFN- oder BGA-Paketen erfordern. Verwenden Sie ein Thermopad und verbinden Sie das freiliegende Paddel mit einer Masseebene mit mehreren thermischen Vias. Stellen Sie sicher, dass die Hochgeschwindigkeitsspuren nicht direkt über die heißen Stellen geleitet werden, um eine zusätzliche Erwärmung zu vermeiden, die die Dielektrizitätskonstante des Substrats verändern könnte. Bei Hochleistungs-USB-PD-Anwendungen (100 W) kann sich der Stecker selbst erwärmen, so dass Kupfergießungen und Belüftung im Gehäuse vorhanden sind.

Fazit: Aufbau einer Grundlage für zuverlässige High-Speed-Kommunikation

Die Integration von PCIe und USB in ein PCB-Layout ist eine Disziplin, die elektrische Theorie mit praktischen Fertigungsbeschränkungen kombiniert. Durch die Konzentration auf Impedanzsteuerung, Signalintegrität, richtige Erdung und sorgfältiges Routing können Sie ein Design erstellen, das die strengen Timing- und Rauschgrenzen erfüllt, die moderne serielle Protokolle erfordern. Die zusätzlichen Schritte der Simulation und Validierung stellen sicher, dass das Design nicht nur theoretisch solide, sondern auch unter realen Bedingungen zuverlässig ist.

Jedes Projekt ist einzigartig, aber die Kernprinzipien bleiben konstant. Beginnen Sie mit einem soliden Stapelup, erzwingen Sie strenge Routing-Regeln für differenzielle Paare und unterschätzen Sie niemals die Bedeutung eines sauberen Rückwegs. Da die Datenraten weiter steigen - PCIe Gen6 wird 64 GT / s erreichen - werden die gleichen Best Practices noch wichtiger. Sie werden Sie heute beherrschen und Sie werden auf die nächste Generation des High-Speed-Designs vorbereiten.