Die Herausforderung von High-Density Interconnects

Hochgeschwindigkeits-Signalführung in dichten Leiterplattenlayouts ist zu einem der anspruchsvollsten Aspekte des modernen Elektronikdesigns geworden. Da die Bauteildichten zunehmen und die Signalflankenraten sich beschleunigen, müssen Ingenieure eine Landschaft navigieren, in der jeder Millimeter Kupfer und jeder über potenzielle Verschlechterung führt. Das grundlegende Ziel bleibt unverändert: die Signalintegrität vom Fahrer zum Empfänger bei gleichzeitiger Minimierung elektromagnetischer Störungen (EMI). Die Einschränkungen des Raums, der Anzahl der Schichten und des Wärmemanagements in dichten Boards erhöhen diese Aufgabe jedoch von Routine zu kritisch. Dieser Artikel bietet eine umfassende Untersuchung bewährter Verfahren, die speziell auf HDI-Designs zugeschnitten sind und umsetzbare Anleitungen bieten, die theoretische Prinzipien mit der praktischen Umsetzung in Einklang bringen.

Grundlagen des High-Speed-Signalverhaltens in dichten Umgebungen

Bevor wir uns mit spezifischen Routing-Techniken beschäftigen, ist es wichtig zu verstehen, warum die Dichte die Integrität von Signalen verschärft. Hochgeschwindigkeitssignale zeichnen sich durch schnelle Flankenraten (Anstiegs- und Fallzeiten) aus, die hochfrequente Oberwellen erzeugen. Bei dichten Layouts erhöht die Nähe von Leiterbahnen, Vias und Komponenten die kapazitive und induktive Kopplung. Jeder Rückstrompfad wird zu einer potenziellen Quelle von Gleichtaktrauschen. Zu den wichtigsten Faktoren gehören:

  • Übertragungslinieneffekte: Wenn die Spurlänge ein Zehntel der Anstiegs-Zeit-äquivalenten Wellenlänge des Signals überschreitet, muss die Spur als Übertragungslinie mit charakteristischer Impedanz behandelt werden.
  • Kapazitive und induktive Kopplung zwischen benachbarten Spuren erzeugt Rauschen, das Opfersignale korrumpieren kann. Die Dichte reduziert den zulässigen Abstand und erhöht direkt die Größe des Übersprechens.
  • Parasitäre Reaktanz: Vias, Pads und sogar Trace Corners führen zu parasitärer Induktivität und Kapazität. In dichten Layouts steigt die Anzahl der Vias pro Signalpfad aufgrund von Schichtübergängen tendenziell an, was diese Effekte verstärkt.
  • Rücklaufstrecke Diskontinuitäten: Ein Hochgeschwindigkeitssignal Rücklaufstrom fließt auf der nächsten Referenzebene.

Die Anerkennung dieser Grundlagen bildet die Bühne für die maßgeschneiderten Praktiken, die folgen.

Layer Stack-Up Optimierung für dichte Boards

Die richtige Anzahl von Schichten auswählen

Bei dichten Anordnungen sind häufig mehrere Masse- und Leistungsebenen erforderlich, um niederohmige Rückführungspfade und Abschirmungen zu ermöglichen. Ein sechsschichtiger Stapelaufbau ist für mittlere Dichte üblich, bei Hochgeschwindigkeits-Bauformen mit vielen differenziellen Paaren können jedoch acht oder zehn Schichten erforderlich sein. Der Schlüssel besteht darin, jede Hochgeschwindigkeits-Routingschicht mit einer benachbarten festen Referenzebene zu paaren. Ein typischer achtschichtiger Stapel könnte beispielsweise sein: Signal-Ground-Signal-Power-Ground-Signal-Ground-Signal-Ground-Signal. Diese Anordnung stellt sicher, dass jede Signalschicht eine ebene Schicht direkt benachbart hat, wodurch die Schleifenfläche minimiert wird.

Auswahl von dielektrischen Materialien

Für die schnelle Führung in dichten Platten werden Materialien mit geringem Verlust wie Rogers 4350B oder Isola IS620 gegenüber dem Standard FR-4 bevorzugt. Obwohl sie teurer sind, bieten sie eine engere Dk-Toleranz und eine geringere Absorption, was bei engen Spurenbreiten und engen Abständen von entscheidender Bedeutung ist.

Pre-Preg und Core Dickheit

Dünnere Dielektrika zwischen Signal- und Referenzebenen ermöglichen eine engere Kopplung, was das Übersprechen reduziert und die Impedanz pro Längeneinheit senkt. Ein zu dünnes Dielektrikum erhöht jedoch die Kapazität und belastet den Treiber. Ein gemeinsamer Ausgangspunkt für HDI-Designs mit hoher Dichte ist 4 mil (0,1 mm) zwischen äußeren Signalschichten und der benachbarten Masseebene. Verwenden Sie einen Stapel-up-Rechner, um zu überprüfen, ob Zielimpedanzen (z. B. 50 Ω Single-ended, 90 Ω oder 100 Ω Differential) mit den ausgewählten Materialien und Spurengeometrien erreichbar sind.

Routing Best Practices für HDI Boards

Priorisieren Sie kurze, direkte Routen mit einem Microstrip-Ansatz

Die goldene Regel bleibt: Hochgeschwindigkeitssignale so kurz wie möglich halten. In dichten Layouts bedeutet dies oft, kritische Komponenten wie Taktgeneratoren, SerDes-Transceiver und Hochgeschwindigkeitsspeichercontroller so nah wie möglich am Edge-Connector oder Prozessor zu platzieren. Verwenden Sie das Manhattan-Routing (horizontal auf einer Schicht, vertikal auf der nächsten), um mäanderförmige Spuren zu vermeiden. Wenn Kurven unvermeidlich sind, verwenden Sie 45° abgeschrägte Ecken anstelle von 90°, um Impedanzfehlanpassung zu reduzieren. Verwenden Sie für differenzielle Paare, wo möglich, bogenförmige Biegungen für glattere Übergänge.

Kontrollierte Impedanz durch Geometrie beibehalten

Die Impedanz wird durch die Spurbreite, die Kupferdicke, die dielektrische Höhe und die Dielektrizitätskonstante bestimmt. In dichten Designs sind die Spurbreiten oft gezwungen, schmaler zu sein (z. B. 4-5 mil für 50 Ω auf einem 4-Mil-Dielektrikum). Dies erhöht die Widerstandsverluste, ist jedoch notwendig, um Routing-Kanäle anzupassen. Verwenden Sie Impedanzrechner in Ihrem EDA-Tool, um zu überprüfen, ob die Zielimpedanz mit dem Stapel-up erreicht werden kann. Bei differentiellen Paaren halten Sie eine konstante Lücke (z. B. 6-8 mil) über die gesamte Länge und halten Sie das Paar mindestens 3x von anderen Signalen fern, um eine Modenumwandlung zu verhindern.

Differential Pair Routing mit Präzision

Hochgeschwindigkeitsschnittstellen wie USB 3.0, PCIe Gen 4/5 und 10 Gigabit Ethernet beruhen auf differentieller Signalisierung. Bei dichten Boards besteht die größte Herausforderung darin, die Längenanpassung innerhalb enger Toleranzen (z. B. ±5 mil für 100 ps Anstiegszeiten) beizubehalten und die differentielle Impedanz zu steuern. Routen Sie das Paar fest gekoppelt (Kantenabstand gleich der Spurbreite) und vermeiden Sie unnötige Schichtwechsel. Wenn Übergänge erzwungen werden (z. B. von oben nach innen Schicht verwenden Sie immer Masse über Stitching, um einen kontinuierlichen Rückweg zu schaffen. Längenanpassung sollte durch Hinzufügen kleiner Serpentinensegmente in der Nähe des Treibers oder Empfängers erfolgen, nicht entlang der gesamten Route, um das Übersprechen innerhalb des Paares zu minimieren.

Trennung von High-Speed- und Low-Speed-Signalen

Bei dichten Anordnungen ist die physikalische Trennung von Rauschdomänen von entscheidender Bedeutung. Alle Hochgeschwindigkeitsleitungen in einem bestimmten Routing-Kanal zusammenfassen, getrennt von Analog-, Strom- und Niedriggeschwindigkeitssteuersignalen durch eine Erdspur oder einen kupfergefüllten Graben. Einen Bereich von mindestens 10-20 mil auf jeder Seite des Hochgeschwindigkeitsbündels beibehalten. Niemals eine Hochgeschwindigkeitsspur direkt über eine Teilung in der Referenzebene führen, was zu einer großen Schleife führt und zu Ausfällen von Emissionen oder Immunität führen kann.

Guard Traces und Coplanar Waveguide

Für besonders empfindliche Signale (z. B. HF- oder Taktleitungen) sollten koplanare Wellenleiter mit Masse (CPWG) verwendet werden: eine Spur auf der oberen Schicht mit Masseebenen auf beiden Seiten der Spur auf derselben Schicht. Die Massespuren sollten mit der darunter liegenden Ebene über Stitching-Vias verbunden sein, die bei λ/10 oder näher (z. B. alle 100-200 mil für 2-5 GHz) angeordnet sind. Dies sorgt für eine laterale Isolation und reduziert die Kreuzkopplung in dichten Umgebungen.

Trace Spacing Regeln für Crosstalk Mitigation

Bei dichten Brettern sollte der Abstand zwischen benachbarten Hochgeschwindigkeits-Spuren mindestens 3x der Spurbreite (3W-Regel) betragen, um die induktive und kapazitive Kopplung unter akzeptablen Werten zu halten. Bei aggressiver Dichte kann eine 4W-Regel erforderlich sein. Beim Routing von Differenzpaaren sollte der Abstand zwischen Paar und Paar mindestens 5x der Lücke des Paares betragen, um ein Übersprechen zwischen Paaren zu verhindern. Führen Sie immer eine Nachlauf-Übersprechen-Simulation mit einem Feldlöser (z. B. HyperLynx, Simbeor) durch, um Ränder zu validieren.

Durch Minimierung und Optimierung

Jede Via führt Induktivität (typischerweise 0,5-1 nH) und Kapazität (0.1-0.5 pF) ein. In dichten Layouts ist die Versuchung, Vias für die Routing-Escape zu verwenden, hoch, aber jede Via verschlechtert die Signalqualität. Begrenzen Sie Hochgeschwindigkeitssignale auf höchstens zwei Via-Übergänge (z. B. von oben zu einer inneren Signalschicht und zurück zu einem anderen oberen Bereich). Wenn Vias erforderlich sind, verwenden Sie den kleinsten Durchmesser, den das Fertigungshaus zuverlässig produzieren kann (z. B. 10 mil fertiges Loch) und verwenden Sie Back-Drilling, um den unbenutzten Stub zu entfernen, der Resonanzen verursachen kann. Verwenden Sie für differenzielle Paare symmetrische Via-Muster und stellen Sie sicher, dass die gleiche Anzahl von Vias pro Signal schief bleibt.

Grounding und Return Path Integrity

Solide Bodenflugzeuge ohne Pausen

Eine ununterbrochene Masseebene ist das effektivste Element für die Integrität von Hochgeschwindigkeitssignalen. Bei dichten Designs müssen Signalschichten oft auf mehreren Schichten geführt werden, aber jedes Signal muss einen kontinuierlichen Rückweg unmittelbar darunter haben. Ein Hochgeschwindigkeitssignal darf niemals über eine Lücke in der Masseebene geleitet werden, die durch Arrays, Power Islands oder Steckerpinfelder verursacht wird. Wenn das Überqueren eines Splits unvermeidlich ist, platzieren Sie Brückenkondensatoren (z. B. 0,1 μF oder 100 pF) über den Split in der Nähe des Kreuzungspunktes, um einen hochfrequenten Rückweg zu schaffen.

Stitching Vias: Quantität und Platzierung

Die Erfindung betrifft eine Vorrichtung zur Durchführung von Heft-Vias, die Masseebenen miteinander verbinden und die Induktivität von Rückführwegen verringern. In dichten Bereichen wird eine Anordnung von Vias um den Umfang eines BGA-Fanout-Gebiets herum verwendet, um die Erdinduktivität zu reduzieren.

Terminationsstrategien für Signalintegrität

Serienabbruch (Source Termination)

Bei Punkt-zu-Punkt-Verläufen kann das Platzieren eines Serienwiderstands (normalerweise 22-33 Ω) am Treiberausgang Überschwingen und Reflexionen dämpfen, indem die Ausgangsimpedanz des Treibers an die Leiterzugimpedanz angepasst wird. In dichten Boards sollte der Abschlusswiderstand so nah wie möglich am Treiberpin sein - innerhalb von 200 mil. Verwenden Sie ein 0402- oder 0201-Paket, um den Platzbedarf und die parasitäre Induktivität zu minimieren.

Paralleltermination (Ladentermination)

Bei Single-End-Signalen mit einem unidirektionalen Bus (z. B. Taktleitungen) kann ein paralleler Abschlusswiderstand gegen Masse an der Last Reflexionen absorbieren, was jedoch Gleichstrom verbraucht. Bei differentiellen Signalen ist ein einzelner Abschlusswiderstand über das Paar am Empfängerende zu verwenden, dessen Wert der Differenzimpedanz (z. B. 100 Ω) entspricht. Der Widerstand zwischen den beiden Leiterbahnen kann so nah wie möglich an den Empfängerpins platziert werden.

AC-Beendigung mit RC Networks

Wenn der Stromverbrauch von Gleichstrom ein Problem darstellt, kann ein RC-Netzwerk (Serie R und C gegen Masse) eine Hochfrequenzanpassung ohne Gleichstrombelastung ermöglichen. Dies ist bei Taktleitungen üblich, bei denen der durchschnittliche Gleichstrompegel aufrechterhalten werden muss. Der Kondensatorwert wird so gewählt, dass seine Impedanz bei der Signalfrequenz vernachlässigbar ist (z. B. 0,1 μF). Der Widerstand entspricht der Leitungsimpedanz.

Simulation und Verifikation

Pre-Layout und Post-Layout Simulation

Bei dichten HDI-Designs ist es unzureichend, sich auf Faustregeln zu verlassen. Vorlayout-Simulationen (unter Verwendung von Techniken wie IBIS-AMI oder Kanalsimulationen) helfen bei der Auswahl von Terminierungsschemata und Stapelungsparametern. Nachlayout-Simulationen mit einem 3D-Feldlöser erfassen die tatsächliche Geometrie von Spuren, Vias und Schnitten. Zeit für mindestens zwei vollständige Simulationsschleifen zuweisen: eine nach dem ersten Routing und eine nach der endgültigen Optimierung. Achten Sie besonders auf Augendiagramme - eine saubere Augenöffnung am Empfänger (z. B. mindestens 70% des Einheitsintervalls) ist ein guter Indikator für die Signalqualität.

Design Rule Check (DRC) Automatisierung

Moderne EDA-Tools ermöglichen benutzerdefinierte DRC-Regeln für Impedanz, Längenanpassung, Abstand und über Zählung. Richten Sie frühzeitig in der Entwurfsphase einen Constraint-Manager ein. Definieren Sie beispielsweise Netzklassen für "HighSpeed Differential" mit einer Impedanztoleranz von ±10 %, einer maximalen Längenabweichung von 5 mil und über eine Zählgrenze von 2. Führen Sie dann DRC häufig während des Layouts aus, um Verstöße zu erkennen. Dieser proaktive Ansatz reduziert das Risiko von Last-Minute-Redesigns.

Fallstudie: Routing eines 16-Schichten-PCIe Gen 4 Switch Board

Um diese Praktiken in Aktion zu veranschaulichen, sollten Sie ein dichtes 16-Schichten-Design für einen PCIe Gen 4-Switch in Betracht ziehen. Der Stapelaufbau verwendet acht Routing-Schichten (vier oben, vier unten) jeweils gepaart mit einer Bodenebene. Signale laufen mit 16 GT/s mit 50 ps Anstiegszeiten.

  • Verwendung von Megtron-6-Material mit geringem Verlust, um eine konsistente Dk über die Schichten hinweg zu erzielen.
  • Einstellen der Spurbreite des Differenzpaares auf 4,2 mil, Abstand auf 6 mil auf einem 4-mil-Dielektrikum über der Erde, um eine differentielle Impedanz von 85 Ω zu erreichen.
  • Alle PCIe-Paare auf der oberen und inneren Schicht neben der Erde mit nicht mehr als zwei Vias pro Paar; die Masse-Querschnitt-Vias wurden innerhalb von 50 mil von jedem Signal via platziert.
  • Aufrechterhaltung eines Haltebereichs von 15 mil um jeden Hochgeschwindigkeitskanal herum.
  • Verwendung eines Serienabschlusses (33 Ω) am Fahrer für alle Referenztakte.

Nach Nachsimulation betrug die Augenhöhe am Empfänger 320 mV (über dem Minimum von 100 mV), der Jitter 12 ps rms - genau innerhalb der Spezifikation.

Externe Ressourcen für tiefere Studie

Um Ihre High-Speed-Routing-Fähigkeiten weiter zu verfeinern, konsultieren Sie die folgenden maßgeblichen Quellen:

Schlussfolgerung

Hochgeschwindigkeits-Signal-Routing in dichten PCB-Layouts erfordert einen disziplinierten, facettenreichen Ansatz. Durch die Optimierung der Schichtstapelung, die Einhaltung kontrollierter Impedanz- und Abstandsregeln, die Minimierung durch Parasiten und die Gewährleistung einer robusten Erdung können Ingenieure auch in den überfülltesten Boards eine zuverlässige Leistung erzielen. Simulation bleibt das ultimative Verifizierungswerkzeug, das Probleme aufgreift, die einfache Regeln möglicherweise verfehlen. Da die Datenraten weiter steigen und Board-Immobilien schrumpfen, werden diese Best Practices nur noch wichtiger. Wenden Sie sie systematisch von Anfang an an Design-Prozess, und Ihre dichte PCB wird die Signalintegrität liefern, die für die anspruchsvollsten Anwendungen von heute erforderlich ist.