Da die Halbleiterindustrie unerbittlich immer kleinere Transistordimensionen in Übereinstimmung mit Moores Gesetz verfolgt, ist ein bisher vernachlässigbarer quantenmechanischer Effekt zu einem dominierenden Faktor für die Leistung und Zuverlässigkeit von Geräten geworden. Quantentunneln, das Phänomen, bei dem Teilchen Energiebarrieren passieren, die von der klassischen Physik verboten wären, beherrscht nun Leckströme, Stromverbrauch und die grundlegenden Grenzen der Miniaturisierung. Das Verständnis und die Verwaltung von Tunneln ist für die Entwicklung der nächsten Generation ultraskalierter Logik- und Speichergeräte unerlässlich. Dieser Artikel untersucht die Physik des Quantentunnelns in Halbleiterbauelementen, seine tiefgreifenden Auswirkungen auf den Betrieb und die Strategien, die Ingenieure anwenden, um seine negativen Auswirkungen zu mildern und gleichzeitig sein Potenzial für neuartige Technologien zu nutzen.

Die Physik des Quantentunnelns

In der klassischen Mechanik kann ein Elektron mit Energie E, das auf eine potentielle Barriere der Höhe trifft, V0 > E nicht durch die Barriere gehen; es wird reflektiert. Im Quantenbereich wird das Elektron jedoch durch eine Wellenfunktion beschrieben, die sich in die Barriere hinein und durch sie hindurch erstreckt. Es besteht eine endliche Wahrscheinlichkeit, dass das Elektron auf der anderen Seite erscheint und effektiv durchtunnelt. Die Tunnelwahrscheinlichkeit nimmt exponentiell mit der Barrierebreite und mit der Quadratwurzel des Produkts aus Barrierehöhe und elektroneneffektiver Masse ab. Diese exponentielle Empfindlichkeit bedeutet, dass selbst kleine Reduktionen der Gateoxiddicke oder Kanallänge die Tunnelströme dramatisch erhöhen.

Die mathematische Grundlage für Tunnelbau in Halbleiterbauelementen wird häufig mit der WKB-Approximation (Wentzel-Kramers-Brillouin) beschrieben. Für eine eindimensionale rechteckige Barriere beträgt der Übertragungskoeffizient T ungefähr:

T ≈ exp( -2 * ∫√(2m*(V(x)-E))/ħ dx ]

Dabei ist m* die effektive Masse, V(x) das Potentialprofil und ħ die reduzierte Planck-Konstante. Diese Beziehung zeigt, warum hochk-Dielektrika und dickere physikalische Oxide Tunnelbildung unterdrücken können: sie erhöhen die effektive Barrierehöhe und -breite. Die Realität in ultraskalierten Geräten ist komplexer aufgrund von Bandbiegung, Quantisierung im Kanal und multidimensionalen Effekten, aber das Kernprinzip bleibt: Tunneling ist eine exponentielle Funktion der Skalierung.

Historischer Kontext

Quantentunneln wurde erstmals in den 1920er Jahren im Zusammenhang mit Alpha-Zerfall beobachtet und später auf Halbleiterübergänge in der Tunneldiode angewendet (Leo Esaki, 1957). Da die Transistordimensionen Ende der 1990er Jahre unter 100 nm schrumpften, wurde das Gate-Oxid-Tunneln zu einem Hauptanliegen. Die International Technology Roadmap for Semiconductors (ITRS) identifizierte wiederholt das Tunneln als Schlüsselbegrenzer für die Skalierung. Heute, mit Gatelängen unter 10 nm, ist das Tunneln durch das Gate-Dielektrikum und zwischen Source und Drain zu einer primären Herausforderung für Logik- und Speichertechnologien geworden.

Auswirkungen auf Ultraskalierte Halbleiterbauelemente

Quantentunneln beeinflusst praktisch jeden Aspekt des modernen Transistorbetriebs, vom statischen Stromverbrauch bis hin zur dynamischen Leistung.

Gate Oxide Tunneling und Leckageströme

In traditionellen planaren MOSFETs wurde die Dicke des Gateoxids (Siliziumdioxids) aggressiv skaliert, um die Gatesteuerung und den Steuerstrom zu verbessern. Unterhalb von etwa 2 nm wird jedoch ein direktes Tunneln durch das Oxid signifikant. Dieser ] Gateleckstrom fließt auch dann, wenn der Transistor ausgeschaltet sein soll, was die statische Verlustleistung erhöht. In fortgeschrittenen Knoten wurden hochk-Dielektrika (z. B. HfO ]2 ) mit einer dickeren physikalischen Schicht, aber gleichwertiger elektrischer Dicke angenommen, um das Gatetunneln zu reduzieren. Trotzdem Source-zu-Drain-Tunnel - wo Elektronen direkt von der Quelle zum Abfluss durch den Kanal tunneln - wird ein ernstes Problem in extrem kurzen Kanälen (unter 10 nm).

Die Leckströme durch Tunnelbildung sind nicht auf Logiktransistoren beschränkt. Im Flash-Speicher sind Ladungsspeicherschichten für Programm-/Löschoperationen auf Tunnelbildung angewiesen, aber unerwünschte Leckagen können Retentionsverluste verursachen.

Kurzkanaleffekte und Leistungsminderung

Das Tunneln verschärft Kurzkanaleffekte (SCEs), insbesondere DIBL (Drain-induced Barriere Senken) und FLT:2 (Threshold Voltage Roll-Off). In einem Kurzkanal kann das Drainpotential die Source-Channel-Barriere senken, so dass Träger auch bei unterschwelliger Gatespannung injiziert werden können. Dieses Phänomen wird durch Source-Drain-Tunneling verstärkt, das einen zusätzlichen Leckagepfad unabhängig von der Gate-Steuerung bietet. Dadurch steigt der Unterschwellwert des Transistors (die Spannung, die benötigt wird, um den Drainstrom um den Faktor 10 zu ändern) über die ideale Grenze von 60 mV / Dekade hinaus, was das Ausschalten des Geräts erschwert. Dies begrenzt direkt die Verringerung der Versorgungsspannung und damit den dynamischen Stromverbrauch.

Stromverbrauch und Wärmemanagement

Bei tunneling-induzierten Leckströmen ist die statische Leistungskomponente mit der dynamischen Leistung in fortschrittlichen Knoten vergleichbar geworden. Für Hochleistungsprozessoren kann die Leckleistung 30-50 % der gesamten Chipleistung ausmachen. Diese Abwärme muss abgeführt werden, wodurch die Grenzen der thermischen Auslegungsleistung (TDP) und die Kühlkosten erhöht werden. In mobilen und IoT-Geräten wird die Batterielebensdauer direkt beeinflusst. Um dies zu mildern, wenden Entwickler Techniken wie power gating (unter Verwendung von Schlaftransistoren zum Abschneiden von Leerlaufblöcken) und multi-threshold CMOS (unter Verwendung von Hoch-Vt-Transistoren für schwache Leckagepfade) an. Diese Lösungen fügen jedoch Komplexität und Fläche hinzu.

Zuverlässigkeitsbedenken

Tunneling trägt zu mehreren Verschleißmechanismen bei. Bias Temperaturinstabilität (BTI) - sowohl negativ (NBTI) als auch positiv (PBTI) - wird durch das Tunneln von heißen Trägern in das Gatedielektrikum beschleunigt, wodurch Fallen entstehen, die die Schwellenspannung im Laufe der Zeit verschieben. Zeitabhängiger dielektrischer Durchbruch (TDDB) resultiert aus der kumulativen Defekterzeugung im Oxid, was schließlich zu einem leitfähigen Pfad führt. Da die Oxiddicken auf wenige Nanometer sinken, erhöht sich das elektrische Feld über das Dielektrikum und erhöht die Wahrscheinlichkeit eines Durchbruchs. Tunneling spielt auch eine Rolle bei Elektromigration, indem es den Transport von Trägern ermöglicht, der Metallatome in Leiterbahnen verdrängt. Die Bewältigung dieser Zuverlässigkeitsherausforderungen erfordert sorgfältige Design-Ränder und fortschrittliche Prozesskontrollen.

Engineering-Strategien zur Minderung von Tunneleffekten

Anstatt die durch Tunnelbau auferlegten Einschränkungen zu akzeptieren, hat die Halbleiterindustrie ein reichhaltiges Toolkit aus Materialien, Gerätearchitekturen und Designtechniken entwickelt, um ihre unerwünschten Folgen zu unterdrücken.

Materialinnovation

Der direkteste Ansatz zur Verringerung des Tunnels besteht darin, die effektive Barrierehöhe und -breite zu erhöhen. High-κ Dielektrika (z. B. Hafniumdioxid, HfO 2 ) haben eine Dielektrizitätskonstante, die 4-5 mal höher ist als SiO ]2 , was ein physikalisch dickeres Gatedielektrikum ermöglicht, während die gleiche Kapazität (Äquivalente Oxiddicke, EOT) erhalten bleibt. Diese dickere Schicht reduziert exponentiell das Gatetunneling. Darüber hinaus ersetzen Metallgates (z. B. TiN, TaN) Poly-Silizium, um Poly-Abbaueffekte zu eliminieren und die Gatesteuerung weiter zu verbessern. Im Kanal können Materialien mit höherer effektiver Masse für Träger - wie ] Silizium-Germanium (SiGe) in p-Kanal-Bauelementen - die Quelle-zu-Abfluss-Tunnelierung unterdrücken, weil die Tunnelbildungswahrscheinlichkeit mit der Masse abnimmt.

Eine weitere materielle Grenze ist die Einführung von 2D-Materialien wie Graphen und Übergangsmetalldichalkogenide (z. B. MoS2). Ihre atomar dünne Natur stellt eine neue Reihe von Tunneling-Herausforderungen und -Chancen dar. Zum Beispiel hat MoS2 eine direkte Bandlücke und eine moderate effektive Masse, die möglicherweise eine ultimative Kanalskalierung mit reduzierten Kurzkanaleffekten ermöglicht.

Gerätearchitektur ändert sich

Die vielleicht erfolgreichste Minderungsstrategie war der Übergang von planaren Transistoren zu dreidimensionalen Architekturen. FinFETs, die am 22-nm-Knoten eingeführt wurden, umgeben den Kanal auf drei Seiten mit dem Gate, was eine bessere elektrostatische Steuerung ermöglicht und die Source-zu-Drain-Leckage reduziert. Die dünne Rippengeometrie begrenzt auch den Querschnitt, der für Tunneling-Pfade zur Verfügung steht. Gate-all-around (GAA)-FETs, auch Nanodraht- oder Nanoblatt-Transistoren genannt, erweitern dieses Konzept, indem sie das Gate vollständig um den Kanal wickeln. GAA-Geräte bieten die beste Kontrolle von Kurzkanaleffekten und können den Unterschwellwertsprung nahe der Grenze von 60 mV / Dekade reduzieren. Silicon-on-Insulator (SOI) Technologie verwendet eine vergrabene Oxidschicht, um Verbindungskapazitäten zu reduzieren und Leckagen in das Substrat zu

Prozess- und Designtechniken

Auf der Schaltungsebene wenden die Designer verschiedene Techniken an. Halo-Dotierung (Taschenimplantate) erzeugt eine höhere Dotierungskonzentration in der Nähe von Source und Drain, wodurch die Barrierebreite an den Rändern reduziert und somit das Source-to-Drain-Tunneln unterdrückt wird. Strain Engineering im Kanal verändert die Bandstruktur, um die Trägermasse in Transportrichtung zu erhöhen, was die Tunnelwahrscheinlichkeit verringert. Darüber hinaus wird durch sorgfältige oxid-Skalierung mit hochk-Dielektrika und interface Engineering22 eine Grenzflächenschicht unter HfO2 reduziert werden kann trap-assistiertes Tunneln. In Speichergeräten werden read-disturb und Reten

Beyond Suppression: Tunneling für neuartige Geräte nutzen

Während Tunneln oft als begrenzender Faktor angesehen wird, ermöglicht es auch mehrere vielversprechende neue Gerätekonzepte, die Moores Gesetz erweitern oder völlig neue Funktionen bieten könnten.

Tunnelfeldeffekttransistoren (TFETs)

TFETs nutzen Band-zu-Band-Tunnel statt Wärmeemission zum Schalten. Da Tunneln ein scharfer Energiefilter ist, können TFETs Unterschwellschwankungen unter 60 mV/Dekade bei Raumtemperatur erreichen, was möglicherweise einen Ultra-Niederspannungsbetrieb ermöglicht. Die Herausforderung besteht darin, einen hohen Einschaltstrom bei Beibehaltung einer steilen Unterschwelligkeit zu erzielen. TFETs verwenden Gated-P-i-n-Übergänge mit Heterostrukturen (z. B. Si-SiGe, III-V-Materialien), um die Tunnelwahrscheinlichkeit zu erhöhen. Forscher haben TFETs mit Unter-60 mV/Dekade-Steilheit demonstriert, aber die Stromansteuerung bleibt niedriger als herkömmliche CMOS. Wenn diese Hindernisse überwunden werden können, könnten TFETs in Ultra-Low-Power-Logik- und Sensoranwendungen eingesetzt werden.

Negativkapazitäts-FETs (NC-FETs)

Eine andere neue Vorrichtung verwendet ein ferroelektrisches Material im Gate-Stack, wodurch ein negativer Kapazitätseffekt entsteht, der das Oberflächenpotential verstärkt. Dies kann den Unterschwellwert unter 60 mV/Dekade reduzieren, ohne dass es zum Schalten auf Tunneling angewiesen ist. Die ferroelektrische Schicht selbst kann jedoch bei zu dünnem Tunneling-Lecking unterliegen. NC-FETs sind ein schnell voranschreitender Bereich, mit dem Potenzial, die CMOS-Skalierung um mehrere Generationen zu erweitern.

Quantenpunkt- und Einzelelektronentransistoren

An der äußersten Grenze der Skalierung können Quantenpunkte - nanometergroße Inseln - einzelne Elektronen einfangen und Transistoren ermöglichen, die mit nur wenigen Elektronen arbeiten. Tunneling ist der Mechanismus, mit dem Elektronen in den Punkt eintreten und aus ihm austreten. Diese Geräte sind extrem empfindlich und könnten für ultradichte Speicher oder Quantenlogik verwendet werden. Sie erfordern jedoch einen kryogenen Betrieb, um thermische Schwankungen zu unterdrücken und ihre derzeitige Praktikabilität zu begrenzen.

Tunneling in der Speichertechnologie nutzen

Flash-Speicher ist das klassische Beispiel für die Nutzung von Tunneling: Elektronentunneln durch ein dünnes Oxid, um Ladung in einem Floating Gate zu speichern. Während die Skalierung fortfährt, wird Tunneling in 3D NAND Architekturen verwendet, bei denen Ladungsfallenschichten und Polysiliziumkanäle traditionelle Floating Gates ersetzen. Tunneling liegt auch resistiver Random-Access-Speicher (RRAM) und conductive-bridge RAM (CBRAM) zugrunde, bei dem die Bildung und der Bruch von leitfähigen Filamenten quantenmechanische Prozesse beinhalten. Diese entstehenden Speicher beruhen auf kontrolliertem Tunneling, um ein Schalten mit niedriger Leistung und hoher Geschwindigkeit zu erreichen.

Zukunftsperspektiven und der Weg in die Zukunft

Die Halbleiterindustrie nähert sich grundlegenden physikalischen Grenzen, wo Quantentunneln dominiert. Die 2 nm und 1,4 nm Knoten, die sich derzeit in der Entwicklung befinden (erwartet um 2025-2030), werden wahrscheinlich GAA-Architekturen mit Nanoblättern oder Gabelblech-Bauelementen einsetzen. Heterogene Integration verschiedener Kanalmaterialien (z. B. Si für n-Typ, SiGe oder Ge für p-Typ) kann das Gleichgewicht zwischen Mobilität und Tunneln optimieren. Darüber hinaus können komplementäre FETs (CFETs) n- und p-Typ-Bauelemente vertikal stapeln, was die Fläche weiter reduziert, aber neue Tunnelpfade durch dünne Abstandshalter zwischen den Geräten einführt.

Auf der Materialfront bieten 2D-Halbleiter wie Monolayer-MoS2 eine ultimative Kanaldünnheit (≈0,65 nm), die Kurzkanaleffekte drastisch reduziert, aber sie sind auch mit schweren Tunneln an Kontakten und durch Gate-Dielektrika konfrontiert. Die Integration von High-κ-Dielektrika auf 2D-Materialien bleibt eine große Forschungsherausforderung. Inzwischen zeigen Kohlenstoff-Nanoröhren ausgezeichnete Transporteigenschaften und können aufgrund ihrer 1D-Natur und breiten Bandlücke auf Sub-10-nm-Kanäle mit minimalem Tunneling skaliert werden, aber Herstellungsschwierigkeiten (Platzierung, Chiralitätskontrolle) behindern die Kommerzialisierung.

Die Rolle des Tunnelbaus für die Zuverlässigkeit wird noch wichtiger werden, wenn sich die Geräte atomaren Dimensionen nähern. So kann das Gateoxid bei einem 3 nm-Knoten nur drei bis vier Atomschichten dick sein, was es anfällig für stochastische Zerfallsereignisse macht. Probabilistische Modellierung von Tunnelbau-induzierten Defekten wird notwendig sein, um eine akzeptable Ausbeute und Lebensdauer zu gewährleisten.

Wir können auch erwarten, dass Tunneln eine doppelte Rolle im Quantencomputing spielt. Halbleiter-Spin-Qubits zum Beispiel verwenden Quantenpunkte, bei denen Tunneln zwischen Punkten Austauschinteraktionen vermitteln. Die Reduzierung unerwünschter Tunneln in die Umgebung (Dekohärenz) ist entscheidend für die Qubit-Fidelität. Daher könnte dasselbe Phänomen, das klassisches Computing einschränkt, seinen Nachfolger ermöglichen.

Zusammenfassend ist Quantentunneln keine theoretische Kuriosität mehr, sondern die vorherrschende physikalische Einschränkung bei ultraskalierten Halbleiterbauelementen. Durch ausgeklügelte Materialwissenschaft, Gerätetechnik und Schaltungsdesign ist es der Industrie bisher gelungen, das Tunneln unter Kontrolle zu halten, so dass die exponentielle Skalierung jahrzehntelang fortgesetzt werden kann. Die nächste Generation von Geräten erfordert noch aggressivere Minderungsstrategien - und die Bereitschaft, Tunneln als Werkzeug zu nutzen, nicht nur als Einschränkung. Da sich Transistoren dem atomaren Maßstab nähern, wird ein tiefes Verständnis der Quantenmechanik ebenso wichtig wie die Fertigungspräzision.

Für die weitere Lektüre bieten die folgenden Ressourcen detaillierte Diskussionen über Tunneling in Halbleiterbauelementen: