Die Grundlagen der Vhdl-Syntax und Struktur für Anfänger verstehen

signal internal_net : std_logic;
…
internal_net <= a and b; -- concurrent assignment
y <= internal_net;

Signale können von jedem Datentyp sein - , , , , etc. Die Verwendung von gegenüber beeinflusst die Bitordnung. Die meisten Designer verwenden für die Nummerierung mit großem Ende (das bedeutendste Bit im höchsten Index).

Prozesse: Beschreibung des sequenziellen Verhaltens

Ein -Prozess ist ein Block von sequentiellen Anweisungen, der als Reaktion auf Änderungen von Signalen in seiner Empfindlichkeitsliste ausgeführt wird. Innerhalb eines Prozesses können Sie , , , Schleifen und variable Zuordnungen verwenden. Dies ermöglicht es Ihnen, sequentielle Logik wie Flip-Flops, Zähler und Zustandsmaschinen zu modellieren. Jeder Prozess führt auch ein Konzept von delta-Zyklen und Warte-Anweisungen zur Zeitsteuerung ein.

Ein einfaches D-Typ-Flip-Flop mit asynchronem Reset kann geschrieben werden als:

process (clk, rst) is
begin
 if rst = '1' then
 q <= '0';
 elsif rising_edge(clk) then
 q <= d;
 end if;
end process;

Die Sensitivitätsliste weist den Simulator an, diesen Prozess zu wecken, wenn sich oder ändert. Innerhalb des Prozesses bedeuten die sequentiellen Naturaussagen, dass die Anweisungen in der Reihenfolge ausgewertet werden - aber die Signalzuweisungen verwenden immer noch und aktualisieren, nachdem der Prozess ausgesetzt ist, weshalb die Prozessmodellierung Sorgfalt erfordert, um unbeabsichtigte Latches zu vermeiden.

Beispiel VHDL-Struktur: Ein komplettes Design

Lassen Sie uns alles mit einem detaillierteren Beispiel zusammenfassen: einem 2-zu-1-Multiplexer (MUX) mit einer Auswahlleitung. Dieses Design zeigt, wie Entitäten, Architekturen, Signale und Prozesse in einer einzigen Datei verwendet werden. Der MUX wählt zwischen zwei 8-Bit-Eingängen basierend auf einer einzigen Auswahlleitung aus.

-- 8-bit 2-to-1 Multiplexer
library ieee;
use ieee.std_logic_1164.all;

entity mux2to1 is
 port (
 a, b : in std_logic_vector(7 downto 0);
 sel : in std_logic;
 y : out std_logic_vector(7 downto 0)
 );
end entity mux2to1;

architecture behavioral of mux2to1 is
begin
 process (a, b, sel) is
 begin
 if sel = '0' then
 y <= a;
 else
 y <= b;
 end if;
 end process;
end architecture behavioral;

Dieser Code führt mehrere neue Konzepte ein:

• Bibliotheks- und Nutzungsklauseln: und sind oben in jeder Designdatei erforderlich, die oder verwendet. Die Bibliothek spezifiziert eine Designbibliothek, und die Nutzungsklausel bringt das Paket in den Anwendungsbereich.
• Vektor-Ports: Die Eingänge und sind — ein 8-Bit-Bus.
• Prozess mit mehreren Eingaben: Die Sensitivitätsliste enthält , und , weil die Ausgabe von allen dreien abhängt.
• If statement inside process: The is a sequential statement that can only appear within a process or subprogram.

Dieses Beispiel ist synthetisierbar (kann in echte Hardware umgewandelt werden), weil die Logik rein kombinatorisch ist. Der Prozess beschreibt einen MUX, den jedes Synthesewerkzeug erkennt.

Schlüssel VHDL Syntax Regeln Jeder Anfänger muss wissen

Neben den grundlegenden Komponenten hat VHDL mehrere syntaktische Regeln, die Neulinge überrumpeln.

1. Starke Typisierung

VHDL ist stark getippt, was bedeutet, dass Sie ein Signal eines Typs nicht direkt einem anderen zuweisen können, auch wenn sie ähnlich aussehen (z. B. zu ). Sie müssen Typkonvertierungsfunktionen verwenden (, , etc.) oder explizit mit übertragen werden. Diese Strenge verhindert versehentliche Fehlanpassungen und macht Designs robuster.

2. Der Unterschied zwischen und (Concurrent vs. Sequential)

Außerhalb eines Prozesses können Sie eine konkurrenzbedingte Signalzuweisung mit verwenden:

y <= a when sel = '0' else b;

Dies entspricht dem vorherigen prozessbasierten MUX, ist aber nicht sequentiell - es ist eine einzelne gleichzeitige Anweisung. Anfänger verwechseln oft (sequentielle) mit (konkurrenzielle). In der Regel ist nur innerhalb von Prozessen, Funktionen und Prozeduren erlaubt; wird für gleichzeitige Signalzuordnungen verwendet.

3. Signalzuweisung vs. variable Zuweisung

Innerhalb eines Prozesses können Sie variablen mit dem Schlüsselwort deklarieren. Variablen werden mit zugewiesen und sofort aktualisiert (innerhalb desselben Simulationszyklus). Dies steht im Gegensatz zu Signalen, die verwenden und nur nach dem Aussetzen des Prozesses aktualisiert werden. Die Verwendung von Signalen innerhalb eines Prozesses kann zu unbeabsichtigtem Verhalten führen, wenn Sie ein Signal lesen, nachdem Sie es im selben Prozess zugewiesen haben - das Lesen sieht den alten Wert bis zum nächsten Delta-Zyklus.

process (clk) is
 variable temp : std_logic;
begin
 if rising_edge(clk) then
 temp := a and b; -- variable updates immediately
 y <= temp; -- signal updates after process suspension
 end if;
end process;

4. Das Clock Edge Detection Idiom

Um ein Register (Flip-Flop) zu modellieren, müssen Sie eine steigende oder fallende Flanke einer Uhr erkennen. Der Standardweg ist die Verwendung von oder aus dem -Paket, das die X- und Z-Werte korrekt verarbeitet. Verwenden Sie niemals - es kann sich in der Simulation anders verhalten als in der Synthese.

u_mux : entity work.mux2to1
 port map (
 a => data_a,
 b => data_b,
 sel => select_line,
 y => mux_out
 );

entity generic_mux is
 generic (
 WIDTH : positive := 8
 );
 port (
 a, b : in std_logic_vector(WIDTH-1 downto 0);
 sel : in std_logic;
 y : out std_logic_vector(WIDTH-1 downto 0)
 );
end entity;

generic map (WIDTH => 16)

architecture rtl of fsm is
 type state_type is (idle, run, done);
 signal state, next_state : state_type;
begin
 -- Sequential register
 process (clk, rst) is
 begin
 if rst = '1' then
 state <= idle;
 elsif rising_edge(clk) then
 state <= next_state;
 end if;
 end process;

 -- Next-state logic
 process (state, input) is
 begin
 next_state <= state; -- default to prevent latches
 case state is
 when idle =>
 if input = '1' then
 next_state <= run;
 end if;
 when run =>
 if input = '0' then
 next_state <= done;
 end if;
 when done =>
 next_state <= idle;
 end case;
 end process;
end architecture;