Die Imperative der ADC-Skalierung in Next Generation Wireless

Moderne drahtlose Systeme, von 5G new radio (NR) bis hin zur aufkommenden 6G-Vision, setzen auf einen grundlegenden Umwandlungsschritt: Übertragung von Breitbandsignalen für analoge Radiofrequenzen (RF) in die digitale Domäne für die Basisbandverarbeitung. Analog-zu-Digital-Wandler (ADCs) befinden sich im Herzen jeder Empfängerkette, und ihre Leistung diktiert direkt erreichbare Datenraten, Link-Budgets und Systemeffizienz. Da die Industrie auf Multi-Gigabit-Durchsatz, extrem niedrige Latenz und massive Konnektivität zusteuert, haben sich die Anforderungen an ADCs dramatisch verschärft. Im Gegensatz zu früheren Mobilfunkgenerationen, bei denen relativ schmale Kanäle (20 MHz für 4G) die Norm waren, führt 5G Kanalbandbreiten bis zu 400 MHz pro Komponententräger ein, wobei die Trägeraggregation die gesamte momentane Bandbreite auf ein Gigahertz oder mehr erhöht. Zukünftige 6G-Systeme können Sub-Terahertz-Bänder mit Hunderten von Gigahertz Spektrum ausnutzen, erfordern ADCs mit Abtastraten von mehr als 100 GSPS und halten 10+ effektive Anzahl von Bits (ENOB

Die Skalierung von ADCs, um diese Spezifikationen zu erfüllen, ist alles andere als trivial. Grundlegende Kompromisse, die sich aus der Schaltungstheorie und der Halbleiterphysik ergeben, begrenzen, wie schnell, genau und energieeffizient ein einzelner Konverter sein kann. Hersteller und Forschungsgruppen erforschen neuartige Architekturen, fortschrittliche Prozessknoten und Kalibriertechniken auf Systemebene, um diese Barrieren zu durchbrechen. Dieser Artikel untersucht die primären Herausforderungen der Skalierung von ADCs für 5G und darüber hinaus, einschließlich Architekturauswahl, Prozesstechnologiebeschränkungen, Integrationshürden und die Aussichten für zukünftige drahtlose Empfänger.

Grundlegende ADC-Architektur-Betrachtungen für High-Speed Wireless

Stichprobenrate versus Abwicklungs-Trade-offs

Der bekannte Abtastsatz schreibt vor, dass die ADC-Abtastrate mindestens doppelt so breit sein muss wie das Eingangssignal. Für eine 5G-Basisstation, die einen 400-MHz-Träger handhabt, ist eine Mindestabtastrate von 800 MSPS erforderlich, aber reale Systeme überproben, um die analoge Filterung zu entspannen und das Signal-Rausch-Verhältnis (SNR) zu verbessern, wodurch die Raten weit in den GSPS-Bereich gedrückt werden. Höhere Abtastraten verringern die für den internen Umwandlungsprozess zur Verfügung stehende Zeit. In einem sukzessiven Approximationsregister (SAR) ADC muss beispielsweise jede Bitentscheidung innerhalb eines einzigen Taktzyklus abgeschlossen werden; mit der Schrumpfung der Taktperiode wird die Einschwingzeit für den kapazitiven Digital-Analog-Wandler (DAC) zu einem Engpass. Ebenso müssen Pipeline-Architekturen Restspannungen bei sehr hohen Geschwindigkeiten genau verstärken, was hohe Anforderungen an Operationsverstärker (Op-Ampere) und Komparatoren stellt.

Die Auflösung, gemessen in effektiver Bitzahl (ENOB), steht in umgekehrter Beziehung zur Abtastrate für ein bestimmtes Leistungsbudget. Diese Beziehung wird durch die Walden-Leistungszahl (FoM = Leistung / (2 × Bandbreite × 2ENOB) erfasst, die über Jahrzehnte der CMOS-Skalierung relativ konstant war. Das Erreichen von 10-Bit-ENOB bei 10 GSPS verbraucht etwa 100 mW in modernsten Designs; die Reduzierung der Leistung um die Hälfte bei Beibehaltung des gleichen ENOB erfordert entweder Architekturinnovation oder Prozessverbesserung. Da drahtlose Standards sowohl höhere Bandbreite als auch höhere Modulationsaufträge erfordern (256‐QAM, 1024‐QAM), muss der ADC mehr als 8‐Bit-ENOB bei sehr hohen Raten bereitstellen, eine Kombination, die mit Einkernwandlern nach wie vor schwer zu realisieren ist.

Stromabnahme- und Effizienzmetriken

In massiven MIMO-Empfängern, die ein Eckpfeiler von 5G- und 6G-Basisstationen sind, benötigen Dutzende oder Hunderte von Antennenelementen jeweils eine dedizierte ADC-Kette. Wenn jeder ADC Hunderte von Milliwatt verbraucht, wird das Gesamtleistungsbudget für Geräte, die auf Türmen oder in kleinen Zellen installiert sind, unerschwinglich. Ingenieure streben daher die niedrigste mögliche Leistung pro Umwandlungsschritt an, wodurch das Walden FoM unter 1 fJ / Umwandlungsschritt gedrückt wird. Moderne zeitverschachtelte SAR-ADCs haben FoMs um 5 fJ / Umwandlungsschritt erreicht, aber weitere Reduktion erfordert neue Schaltungstechniken wie dynamische Komparatoren mit geringem Kickback-Rauschen, kapazitive DACs mit schnellem Absetzen und Versorgungsspannungsskalierung.

Linearität und Spurious-Free Dynamic Range

Über das rohe SNR hinaus müssen drahtlose Empfänger große Blockiersignale verarbeiten, die um Größenordnungen stärker sind als der gewünschte Kanal. Ein 5G-Handy kann auf einen Blocker stoßen, der nur 20 MHz entfernt ist und 30 dB stärker ist als das gewünschte Signal. ADC-Nichtlinearitäten erzeugen Intermodulationsprodukte, die in das Durchlassband fallen können, wodurch der Rauschpegel erhöht und die Empfindlichkeit verschlechtert wird. Hochlinearitäts-ADCs erfordern eine sorgfältige Gestaltung von Sample-and-Hold-Schaltungen (um den Öffnungsfehler zu reduzieren), Verstärker mit geringer Verzerrung in Pipeline-Stufen und Kalibrierung von Kondensatorfehlanpassungen. Der Spurious-free Dynamic Rang (SFDR) von 70 dBc oder besser wird oft für Makrozellenempfänger angegeben, ein Ziel, das mit zunehmender Bandbreite schwieriger zu erreichen ist, da Kondensatorverhältnisse durch Prozesstoleranzen begrenzt werden.

Herausforderungen in 5G New Radio (NR) und mmWave Systems

Bandbreite und Channel Aggregation

5G NR definiert Kanalbandbreiten von 100 MHz in Sub-6 GHz-Bändern und 400 MHz in Millimeterwellen (mmWave-Bändern). Bei der Trägeraggregation muss ein Empfänger möglicherweise mehrere Komponententräger gleichzeitig verarbeiten, was zu einer momentanen Bandbreite von mehr als 1 GHz führt. Dies zwingt den ADC, mit Raten über 2 GSPS zu scannen. Bei solchen Geschwindigkeiten muss das analoge Front-End (Filterung, variabler Verstärkungsverstärker) ein ausreichendes Anti-Aliasing bieten, was eine Herausforderung darstellt, da das Übergangsband des Filters im Verhältnis zur Abtastrate extrem schmal wird.

Dynamische Reichweite und Blockierungssignale

In mmWave-Bändern ist der Pfadverlust hoch, so dass Empfänger mit großen Signalstärkenschwankungen umgehen müssen. Ein mobiles Gerät in der Nähe einer Basisstation kann ein starkes Signal sehen, während ein entfernter Benutzer ein schwaches Signal erfährt. Der ADC muss über einen ausreichenden Dynamikbereich verfügen, um das stärkste Signal ohne Clipping aufzunehmen, während das schwächste Signal immer noch aufgelöst wird (das möglicherweise in Quantisierungsrauschen vergraben ist). Der erforderliche ENOB kann aus dem Systemverbindungsbudget geschätzt werden: Ein typischer 5G-Empfänger benötigt möglicherweise 9-10 Bit Auflösung. Ein einzelner ADC kann jedoch nicht gleichzeitig 10-Bit ENOB bei 5 GSPS erreichen, ohne unpraktische Leistung zu verbrauchen.

Zeitverschachtelte ADCs und Kalibrierung

Der häufigste Ansatz zur Erreichung von GSPS-Raten bei gleichzeitig moderater Auflösung ist das Time-Interleaving: eine Bank von M langsameren ADCs arbeitet parallel auf verschachtelten Samples. Die effektive Abtastgeschwindigkeit wird mit M multipliziert, während jeder Sub-ADC mit einem Bruchteil der vollen Taktrate arbeitet. Verschachtelung führt jedoch zu Fehlanpassungen bei Offset-, Gain- und Timing-Fehlern. Offset- und Gain-Fehler erzeugen Fehlanpassungen bei Vielfachen der Sub-ADC-Abtastrate. Zeitverschiebungen (Schieflage zwischen Abtastzeitpunkten) erzeugen signalabhängige Verzerrungen, die schwer zu kalibrieren sind. Moderne verschachtelte ADCs enthalten Hintergrundkalibrierungsschleifen, die diese Fehlanpassungen kontinuierlich schätzen und korrigieren, aber die Kalibrierhardware fügt Fläche und Leistung hinzu. Mit zunehmender Anzahl von verschachtelten Kanälen (64, 128 oder mehr für Terahertz-Geschwindigkeiten) wächst die Kalibrierkomplexität exponentiell.

Beyond 5G: 6G, Sub‐Terahertz und Terahertz Communication

Sub-THz-Bands und Ultra-Wideband-Verarbeitung

6G-Forschung zielt auf Trägerfrequenzen von 100 GHz bis 300 GHz und darüber hinaus ab, wobei das verfügbare Spektrum Dutzende Gigahertz betragen kann. Um diese Bandbreite zu nutzen, müssen ADCs mit Raten von über 100 GSPS abtasten - ein Bereich, der derzeit auf digitale Oszilloskope und einzigartige Forschungsprototypen beschränkt ist. Bei diesen Geschwindigkeiten werden herkömmliche elektronische Komponenten aufgrund von Transistorlaufzeitbeschränkungen unpraktisch. Photonisch unterstützte ADCs und hybride analog-digitale Empfänger werden erforscht, aber die Systemintegration bleibt unausgereift.

Auflösungsanforderungen für Massive MIMO und Beamforming

Massive MIMO mit Hunderten von Antennenelementen ermöglicht räumliches Multiplexen und Beamforming. In einem volldigitalen Beamforming-Empfänger hat jede Antenne ihren eigenen ADC. Der Gesamtstromverbrauch skaliert linear mit der Anzahl der Antennen, so dass ultra-Leistungs-ADCs unerlässlich sind. Darüber hinaus ist die Auflösungsanforderung im Vergleich zu einem Single-Antennen-Empfänger gelockert, da Beamforming einen Array-Gewinn bietet: Ein 6-Bit-ADC kann dank der kohärenten Addition von Signalen für ein 256-Element-Array ausreichen. Dies setzt jedoch auf eine präzise Kalibrierung jedes ADC-Kanals, um die Beamforming-Gewichte zu erhalten. Die Herausforderung verschiebt sich von der Erreichung eines hohen ENOB in einem einzigen Wandler zu Millionen von kleinen, leistungsarmen, gut abgestimmten Wandlern auf einem einzigen Chip.

Latenzbeschränkungen

6G-Anwendungen wie taktiles Internet und autonomes Fahren erfordern End-to-End-Latenzen unter 1 ms. Die ADC-Konversionszeit trägt direkt zur Verzögerung der Verarbeitungskette bei. Pipelined-ADCs führen von Natur aus eine Latenzzeit mit mehreren Zyklen ein, während SAR-ADCs eine geringere Latenzzeit, aber eine begrenzte Geschwindigkeit haben. Für ultra-niedrige Latenz sind Flash-ADCs (die in einem einzigen Taktzyklus konvertieren) attraktiv, aber sie sind energiehungrig und bei hohen Geschwindigkeiten auf 6-8 Bit begrenzt.

Advanced ADC Architekturen für die Zukunft Wireless

Pipelined Successive‐Approximation Register (Pipeline‐SAR) Hybride

Um die hohe Geschwindigkeit von Pipeline-Konvertern mit der geringen Leistung und der kompakten Größe von SARs zu kombinieren, verwenden moderne Designs einen hybriden Ansatz: Ein Flash der ersten Stufe oder ein grobes SAR löst einige Bits, dann subtrahiert ein multiplizierender DAC den Rückstand für die Feinumwandlung durch eine zweite SAR-Stufe. Diese Architektur reduziert die Anzahl der Komparatoren im Vergleich zu einem Full-Blitz bei gleichzeitig hohem Durchsatz. Jüngste Veröffentlichungen zeigen 10-Bit ENOB bei 10 GSPS mit einer Leistung unter 50 mW in 14-nm FinFET CMOS. Eine weitere Skalierung auf 20-30 GSPS wird unter Verwendung fortschrittlicher Knoten und verbesserter Rückstandsverstärker erwartet.

Delta-Sigma-Modulatoren mit kontinuierlicher Zeit (CT-ΔΣ)

CT‐ΔΣ-ADCs erreichen eine hohe Auflösung (12–16 Bit) über Bandbreiten von zehn bis hundert Megahertz durch Überabtastung und Rauschformung. Sie sind attraktiv für Empfänger, die bei Blockern einen hohen Dynamikbereich benötigen, da der Schleifenfilter inhärente Anti-Aliasing und Linearität bieten kann. Herkömmliche CT‐ΔΣ-Modulatoren haben jedoch mit Bandbreiten über etwa 500 MHz zu kämpfen, da Hochgeschwindigkeitsintegratoren und Taktjitterempfindlichkeit erforderlich sind. Neue Dauerbandpassarchitekturen und mehrstufige Rauschformungstopologien (MASH) stoßen an die Grenzen; einige Designs haben 70 dB SNR über 1 GHz Bandbreite gezeigt, obwohl der Stromverbrauch nach wie vor hoch ist.

Zeitverschachtelte Kalibriertechniken

Da Zeitverschränkung für den Multi-GSPS-Betrieb unvermeidlich ist, konzentriert sich die Forschung auf die digitale Hintergrundkalibrierung. Korrelationsbasierte Verfahren injizieren einen bekannten Pilotton und passen Kanalverstärkungen, Offsets und Phasen an, um Sporen zu minimieren. Blinde Kalibrierung mit Hilfe von Statistiken des Eingangssignals (z. B. Minimierung der Leistung von Interleaving-Sporen) vermeidet eine Verschlechterung des Signals. Kürzlich wurden maschinelle Lernansätze mit neuronalen Netzwerken oder Support-Vektor-Maschinen vorgeschlagen, um Fehlanpassungen auch bei schnell variierender Temperatur und Spannung zu kalibrieren. Diese Techniken können Fehlanpassungen kontinuierlich verfolgen, ohne den normalen Betrieb zu unterbrechen, wodurch sie für adaptive drahtlose Umgebungen geeignet sind.

Material- und Prozessinnovationen

CMOS-Skalierung und FinFET-Technologie

Die fortgesetzte CMOS-Skalierung auf 3 nm und darüber hinaus bietet intrinsische Geschwindigkeitsverbesserungen durch reduzierte Gate-Verzögerung. FinFET-Strukturen bieten bessere analoge Eigenschaften als planare Transistoren mit geringerem Flickerrauschen und höherem Ausgangswiderstand. Die analoge Leistung skaliert jedoch nicht so aggressiv wie digital, da die Versorgungsspannungen schrumpfen und die Headroom für Kaskodestufen in ADCs reduziert werden. Designer müssen fortschrittliche Schaltungstechniken wie Wechselrichter-basierte Verstärker und dynamische Gleichtakt-Rückkopplung einsetzen, um bei Sub-1 V-Versorgungen zu arbeiten. Trotz dieser Herausforderungen bleibt die Wirtschaftlichkeit von CMOS überzeugend, und die meisten kommerziellen Hochgeschwindigkeits-ADCs verwenden FinFET-Knoten.

Emerging Materials: GaN, SiGe und InP

Für die extremen Geschwindigkeiten, die Terahertz-ADCs (100+ GSPS) erfordern, bieten Verbindungshalbleiter wie Indiumphosphid (InP) und Silizium-Germanium (SiGe) höhere Elektronenmobilität und Übergangsfrequenzen (ft > 300 GHz. InP-Bipolartransistoren (HBT) haben ADCs mit 8-Bit-Auflösung bei 100 GSPS demonstriert, aber auf Kosten einer geringeren Integrationsdichte und höherer Kosten. Galliumnitrid (GaN)-Leistungsgeräte werden für robuste Frontend-Schaltungen untersucht, die große Signale verarbeiten können, aber GaN-ADCs sind noch experimentell. Die Industrie könnte heterogene Integration übernehmen - eine InP-ADC-Die auf ein SiGe oder CMOS digitales Basisband zu binden - um das Beste aus beiden Welten zu kombinieren.

3D-Integration und Advanced Packaging

Durch Stapeln mehrerer Dies mithilfe von Durch-Silizium-Vas (TSVs) kann der ADC physisch nahe an der Antennenanordnung platziert werden, wodurch parasitäre Induktivität und Signalverlust reduziert werden. Micro-bump-Pitch von 20 μm oder weniger ermöglicht dichte, hochbandige Verbindungsleitungen. System-in-Paket-Lösungen (SiP), die den ADC mit digitaler Kalibrierung, Speicher und HF-Frontend integrieren, werden immer häufiger. Eine solche Integration hilft auch, die Leistungsverteilung und Wärmeableitung zu steuern, da die von Hochgeschwindigkeits-ADCs erzeugte Wärme auf mehrere Schichten verteilt werden kann. Die Herausforderung besteht darin, zuverlässige, induktive Stromliefernetze zu entwerfen und die thermische Stabilität für die empfindlichen analogen Schaltungen zu gewährleisten.

Herausforderungen bei der System-Ebene-Integration

Analoges Frontend und Filtern

Der ADC kann nicht isoliert betrachtet werden; seine Leistung hängt stark von der vorhergehenden analogen Kette ab. Für Breitband-5G-Empfänger muss ein programmierbarer Verstärkungsverstärker (PGA) mit Bandbreiten bis zu 2 GHz den ADC ohne Verzerrung ansteuern. Das Anti-Aliasing-Filter (AAF) muss Out-of-Band-Blocker so weit ablehnen, dass ein Aliasing in das Basisband verhindert wird. Mit zunehmenden Bandbreiten wird die Implementierung eines scharfen Roll-off-aktiven Filters mit geringem Rauschen und hoher Linearität unpraktisch; passive Filter (z.B. LC-basiert) werden verwendet, erfordern aber Off-Chip-Induktivitäten, was Einzelchip-Lösungen erschwert. Alternative Ansätze wie Interleaved-Sampling mit eingebauter Filterung (z.B. mit zeitdiskreten Signalverarbeitung im Ladungsbereich) werden erforscht, um das Front-End und ADC mitzugestalten.

Digitale Post-Processing-Entschädigung

Die digitale Signalverarbeitung (DSP) kann viele ADC-Beeinträchtigungen - Nichtlinearität, Intersymbolinterferenz, Sampling Jitter - kompensieren, wenn die Beeinträchtigungen statisch oder langsam variieren. Look-up-Tabellen für Linearisierung, adaptive Entzerrer für frequenzabhängige Fehler und Kalman-Filter für Jitterschätzung können im digitalen Kern implementiert werden. Der DSP selbst verbraucht jedoch Strom und fügt Latenz hinzu. Der Kompromiss zwischen analoger Perfektion und digitaler Korrektur ist eine wichtige Entscheidung auf Systemebene. Bei sehr schnellen ADCs (über 50 GSPS hinaus) kann die erforderliche DSP-Bandbreite 10 GHz überschreiten, was eine extrem schnelle digitale Logik erfordert, die wieder die Grenzen von CMOS überschreitet.

Co‐Design mit Digital Beamforming

Bei einem vollständig digitalen Strahlformungs-Array werden die Ausgänge mehrerer ADCs mit komplexen Gewichten zu Strahlen kombiniert. Die Phasen- und Amplitudengenauigkeit jedes ADC-Kanals muss streng kontrolliert werden, was häufig eine periodische Kalibrierung mit einem am Antennenanschluss eingestrahlten Pilotton erfordert. Jede Fehlanpassung zwischen ADCs - ob in Offset-, Verstärkungs- oder Zeitgebung - führt zu Strahlausrichtungsfehlern und erhöhten Seitenkeulen. Daher muss das System Kalibrierpfade von der Antenne zum ADC enthalten und das ADC-Design muss deterministische Latenz und bekannte Gruppenverzögerung unterstützen. Dieser Co-Design-Ansatz erhöht den ADC von einer eigenständigen Komponente zu einem Subsystemelement, das Phasenrauschen, Stör- und Zeitgebungsanforderungen auf Systemebene erfüllen muss.

Fazit: Der Weg für die ADC-Skalierung

Die Skalierung von ADCs, um die Anforderungen von 5G und darüber hinaus drahtlose Technologien zu erfüllen, ist eine facettenreiche technische Herausforderung, die Schaltungsdesign, Halbleiterverarbeitung und Systemarchitektur umfasst. Die grundlegenden Kompromisse zwischen Geschwindigkeit, Auflösung, Leistung und Linearität werden allmählich durch innovative Architekturen wie zeitverzahnte Pipeline-SAR-Hybride, kontinuierliche Zeit-Delta-Sigma-Modulatoren und fortschrittliche digitale Kalibrierung überwunden. Die Prozesstechnologie schreitet weiter voran, indem FinFET-Knoten und Verbindungshalbleiter die Geschwindigkeitsgrenze verschieben, während die 3D-Integration kompakte, leistungsstarke Empfängermodule ermöglicht. Die Branche bewegt sich mit ihrer Vision von Multi-Terahertz-Bandbreite und massiven Antennenarrays auf 6G zu neue Paradigmen - maschinelles Lernen - unterstützte Kalibrierung, photonisch unterstützte Umwandlung und Co-Optimierung mit digitalem Beamforming.