Einführung in energieeffiziente neuronale Signalverarbeitungs-Hardware

Neuronale Signalverarbeitungshardware bildet das Rückgrat eines sich schnell erweiternden Ökosystems von Gehirn-Computer-Schnittstellen (BCI), implantierbaren medizinischen Geräten und Edge-AI-Systemen, die neuronale Echtzeitaktivitäten interpretieren. Da diese Technologien von Forschungslabors zu klinischen und Verbraucheranwendungen übergehen, ist die Nachfrage nach Hardware, die neuronale Daten mit hoher Bandbreite mit minimalem Stromverbrauch verarbeiten kann, dringend geworden. Energieeffizienz ist nicht mehr nur ein wünschenswertes Merkmal, sondern eine grundlegende Voraussetzung für Geräte, die jahrelang zuverlässig mit einer einzigen Batterieladung arbeiten müssen oder Energie aus dem Körper abfangen. Dieser Artikel untersucht die wichtigsten Designprinzipien, architektonischen Innovationen und aufkommenden Lösungen, die die nächste Generation von Hardware mit geringer Leistung für die neuronale Signalverarbeitung prägen.

Die entscheidende Rolle der Energieeffizienz

Energieeffiziente neuronale Hardware adressiert direkt mehrere praktische Einschränkungen, die den Einsatz neuronaler Schnittstellen einschränken. In implantierbaren Geräten wie Elektrokortikographie (ECoG) -Arrays oder tiefen Hirnstimulatoren muss die Leistungsableitung unter einigen Milliwatt bleiben, um Gewebeerwärmung und thermische Schäden zu vermeiden. Portable EEG-Headsets und tragbare Neurofeedback-Systeme erfordern auch eine längere Batterielebensdauer, um den täglichen Gebrauch ohne häufiges Aufladen zu unterstützen. Über thermische und Batteriebeschränkungen hinaus reduziert der geringere Stromverbrauch die Betriebskosten in groß angelegten Aufnahmeeinrichtungen und ermöglicht mehr Kanäle gleichzeitige neuronale Aufzeichnung, ohne die Leistungsbudgets zu überschreiten. Die Reduzierung der Leistung verringert auch die physische Größe von Strommanagementschaltungen und Batterien, was weniger invasive und komfortablere Geräte ermöglicht.

Energieeffiziente Designs tragen zur Signalintegrität bei, indem sie elektrisches Rauschen minimieren, das durch Hochfrequenzschaltung oder Spannungsregelung erzeugt wird. In vielen neuronalen Aufnahmeanwendungen liegt die Signalamplitude in der Größenordnung von Mikrovolt, wodurch das System sehr anfällig für Störungen durch Leistungselektronik ist. Durch die Senkung des Gesamtstromverbrauchs und die sorgfältige Partitionierung von analogen und digitalen Blöcken können Designer das erforderliche Signal-Rausch-Verhältnis (SNR) beibehalten und gleichzeitig die Lebensdauer des Geräts verlängern. Die Bedeutung der Energieeffizienz wird nur noch zunehmen, da BCIs der nächsten Generation darauf abzielen, Tausende von Kanälen mit Echtzeit-Spike-Sortierung und -Dekodierung zu unterstützen.

Schlüsselstrategien für Low-Power-Neural-Hardware

Designtechniken für Stromkreise mit geringem Stromverbrauch

Auf der Transistorebene wurden verschiedene Techniken entwickelt, um den Stromverbrauch zu reduzieren, ohne die Leistung zu beeinträchtigen. Sub-Threshold-Betrieb, bei dem Transistoren unter ihrer Schwellenspannung vorgespannt sind, ermöglicht extrem niedrige dynamische Leistung auf Kosten reduzierter Geschwindigkeit. Für neuronale Signale, die typischerweise Bandbreiten unter einigen Kilohertz haben, ist dieser Kompromiss oft akzeptabel. Designer verwenden auch mehrschwelliges CMOS (MTCMOS), um Hochgeschwindigkeits- und Low-Leakage-Geräte auf dem gleichen Chip zu kombinieren, so dass Blöcke im Leerlauf heruntergefahren werden können. Spannungsskalierung, wie die Verwendung einer nahen Schwellenversorgungsspannung für digitale Logik, kann die dynamische Leistung quadratisch schneiden, während sie immer noch die Timing-Beschränkungen für moderate Taktfrequenzen erfüllt.

In einem neuronalen Signalprozessor können viele Kanäle zwischen Spikes ruhig sein; Power Gating diese Kanäle können dramatische Einsparungen bringen. Fortgeschrittene Prozessknoten (z. B. 28 nm oder kleiner) bieten niedrigere parasitäre Kapazitäten und reduzierte Versorgungsspannungen, was die Energie pro Operation weiter senkt.

Datenkomprimierung und Ausnutzung von Sparsity

Neurale Daten weisen oft signifikante Redundanz und Sparsity auf. Aktionspotentiale (Spikes) sind kurze Ereignisse, die durch längere Inter-Spike-Intervalle getrennt sind, und lokale Feldpotentiale (LFPs) enthalten Energie, die in niederfrequenten Bändern konzentriert ist. Durch Komprimieren von Daten zu Beginn der Signalkette kann die Hardware das Volumen der Informationen reduzieren, die drahtlos übertragen oder gespeichert werden müssen, wodurch Energie sowohl in der Verarbeitung als auch in der Kommunikation gespart wird. [FLT: 0] Komprimative Sensing[[FLT: 1]] Techniken nutzen die Sparsity von neuronalen Signalen in einer Basis (z. B. Wavelets), um komprimierte Proben direkt zu erfassen, oft unter Verwendung von zufälligen Modulations-Vorintegration (RMPI) Architekturen, die einfacher sind als herkömmliche Nyquistraten-ADCs.

Hardwarefreundliche verlustbehaftete Kompressionsalgorithmen, wie Deltamodulation oder adaptive differentielle Puls-Code-Modulation (ADPCM), können mit minimaler Gate-Zahl implementiert werden. Ausgefeiltere Ansätze verwenden event-driven processing: Anstatt kontinuierlich zu scannen, erfasst und überträgt das System Daten nur, wenn ein Spike einen Schwellenwert überschreitet. Dies reduziert die durchschnittliche Datenrate um Größenordnungen, wenn die Zündrate niedrig ist. Viele moderne neuronale Aufzeichnungs-ASICs integrieren Spike-Detection-Schaltungen mit konfigurierbaren Schwellenwerten und Austastfenstern, so dass das digitale Back-End nur die relevanten Epochen verarbeiten kann. Die Kombination von spärlich-bewussten Frontends und leichter Kompression kann die Gesamtsystemleistung um 60% oder mehr im Vergleich zu kontinuierlichen Streaming-Architekturen reduzieren.

Approximate Computing für neuronale Beschleunigung

Neuronale Signalverarbeitungsalgorithmen tolerieren oft bestimmte Ebenen numerischer Fehler, ohne klinische oder experimentelle Ergebnisse zu beeinträchtigen. Approximate Computing nutzt diese Toleranz aus, indem es vereinfachte arithmetische Einheiten verwendet, die für jede Operation weniger Strom verbrauchen. Zum Beispiel kann das Ersetzen exakter Multiplikatoren durch verkürzte oder logarithmische Multiplikatoren die dynamische Leistung um 30-50% reduzieren, mit minimalem Einfluss auf die Genauigkeit der Spitzensortierung. In ähnlicher Weise ist die Reduzierung der Bitbreite von Zwischenberechnungen von 16 Bit auf 8 Bit oder sogar 4-Bit für viele neuronale Netzwerk-Inferenzaufgaben, die bei der Decodierung verwendet werden, möglich.

Designer können auch Spannungsüberskalierung verwenden, wobei die Versorgungsspannung unter den Nennwert gesenkt wird, was gelegentliche Timingfehler verursacht, die algorithmisch gemindert werden. Diese Technik erfordert eine sorgfältige Co-Design des Algorithmus fehlerresistent zu sein, aber wenn auf neuronale Merkmalsextraktion oder Klassifizierung angewendet, kann es erhebliche Energiegewinne liefern.

Innovative Hardware-Architekturen

Neuromorphes Computing

Neuromorphe Hardware emuliert direkt die Struktur und Dynamik biologischer neuronaler Netzwerke mithilfe von Spiking-Neuronen, Synapsen und Spike-Timing-abhängiger Plastizität (STDP). Im Gegensatz zu herkömmlichen von Neumann-Architekturen, die Daten zwischen Speicher und Prozessor pendeln, führen neuromorphe Systeme Berechnungen und Speicher in co-lokalisierten, ereignisgesteuerten Einheiten durch. Dieses Paradigma eliminiert die Energiekosten der Datenbewegung und aktiviert nur, wenn Spikes auftreten, was zu einem extrem niedrigen durchschnittlichen Stromverbrauch führt. Pionier-Chips wie Intels Loihi und IBMs TrueNorth haben gezeigt, dass neuromorphe Prozessoren Millionen von Neuronen und Milliarden von Synapsen simulieren können, während sie nur Dutzende Milliwatt verbrauchen.

Für die Verarbeitung neuronaler Signale können neuromorphe Chips so konstruiert werden, dass sie Spike-Sorting, Decodierung und sogar Closed-Loop-Stimulationsalgorithmen direkt auf den aufgezeichneten neuronalen Ereignissen ausführen. Da die Darstellung inhärent spiking ist, ist keine Analog-Digital-Konvertierung des vollständigen Signals erforderlich; stattdessen kann das Front-End direkt Spikes über einen Delta-kodierten oder Integrieren-und-Feuer-Schaltkreis erzeugen. Dies reduziert den Energie-Overhead von hochauflösenden ADCs. Neuromorphe Prozessoren sind besonders gut geeignet für implantierbare BCIs , weil sie asynchron arbeiten, natürliche Toleranz gegenüber Rauschen haben und für verschiedene neuronale Codes neu konfiguriert werden können. Laufende Forschung konzentriert sich auf die Skalierung der Anzahl von Neuronen pro Chip, die Verbesserung der Präzision von analogen Synapsengewichten und die Integration neuromorpher Kerne mit niedriger Leistung Radiofrequenzübertragung für den drahtlosen Betrieb.

Analog- und Mixed-Signal-Verarbeitung

Analoge Schaltungen haben inhärente Vorteile für bestimmte neuronale Berechnungen, wie Filterung, Verstärkung und Integration, weil sie Signale in einem kontinuierlichen Zeit, kontinuierliche Amplitudenbereich ohne die Quantisierung Rauschen und Schaltleistung der digitalen Logik verarbeiten. [FLT: 0] Analoge Front-End-Verstärker mit programmierbaren Verstärkung und Bandpass-Filterung verbrauchen nur wenige Mikrowatt pro Kanal, während Sub-Mikrovolt-Eingang bezogene Rauschen zu erreichen. Für komplexere Operationen, wie Merkmalsextraktion, analoge lineare Transformationen (zB über Switched-Capacitor-Filter oder Transkonduktanzverstärker) kann mit Energie-Effizienzen unter 1 pJ pro Operation durchgeführt werden.

Rein analoge Systeme leiden jedoch unter begrenzter Programmierbarkeit, Fehlanpassung und Rauschakkumulation. Ein beliebter Kompromiss ist mixed-signal processing, bei dem kritische Frontend-Operationen analog bleiben, während die Digitalisierung später mit einer niedrigeren Rate oder Auflösung auftritt. Hybrid-Architekturen platzieren eine kleine Anzahl von ADCs, die über Zeitmultiplexing über Kanäle hinweg geteilt werden, wodurch die Fläche und die Leistungsstrafe von Pro-Kanal-Konvertern reduziert wird. Fortgeschrittene Mixed-Signal-Beschleuniger kombinieren analoge Multi-Akkumulations-Arrays (MAC) mit digitaler Steuerlogik, wodurch eine bessere Energieeffizienz erreicht wird als vollständig digitale Implementierungen für neuronale Netzwerkschichten. Der Erfolg solcher Ansätze hängt von einer sorgfältigen Kalibrierung und der Verwendung von Fehlerauslöschungstechniken ab, um analoge Unvollkommenheiten zu überwinden.

In-Memory Computing

In herkömmlichen digitalen Designs dominieren die Energiekosten für das Bewegen von Daten zwischen Speicher und Verarbeitungseinheiten oft die Gesamtleistung. In-Memory-Computing (IMC) adressiert dies durch die Durchführung arithmetischer Operationen direkt innerhalb des Speicherfelds, wobei neuartige Geräte wie resistiver RAM (RRAM) oder Phasenwechselspeicher (PCM) verwendet werden. In einem IMC-Makro addieren sich analoge Ströme über mehrere Speicherzellen, um Matrix-Vektor-Produkte mit hoher Effizienz zu berechnen. Für die neuronale Signalverarbeitung ist IMC besonders attraktiv für die Implementierung von Klassifikatorgewichten oder Wörterbuch-basierter Kompression (z. B. spärliche Codierung), da die Matrixmultiplikation die Kernoperation ist.

Jüngste Demonstrationen haben gezeigt, dass IMC-basierte Beschleuniger eine Energieeffizienz von mehr als 10 TOPS/W (Tera-Operationen pro Sekunde pro Watt) für 8-Bit-Präzision erreichen können – weit besser als herkömmliche digitale Prozessoren. Darüber hinaus ermöglicht die nichtflüchtige Natur von PCM oder RRAM einen sofortigen Betrieb, der für Geräte, die betriebsgeregelt sind, um Strom zu sparen, wertvoll ist. Es bestehen weiterhin Herausforderungen, einschließlich begrenzter Ausdauer, Schreibenergie-Overhead und der Notwendigkeit einer Kalibrierung, um die Gerätevariabilität auszugleichen. Dennoch gilt IMC als ein vielversprechender Kandidat für zukünftige neuronale Schnittstellenchips, die hochdimensionale Feature Spaces bewältigen müssen, während sie innerhalb der Milliwatt-Leistungsbudgets bleiben.

Herausforderungen bei der Gestaltung energieeffizienter neuronaler Hardware

Grundlegende Kompromisse

Jede Designentscheidung in der Hardware zur Verarbeitung neuronaler Signale beinhaltet einen Kompromiss zwischen Leistung, Leistung, Fläche und Genauigkeit. Die Erhöhung der Anzahl der Aufnahmekanäle erfordert mehr Front-End-Verstärker, ADCs und digitale Verarbeitungsressourcen, was den Stromverbrauch direkt erhöht. Um innerhalb einer festen Leistungshülle zu bleiben, müssen Designer das Leistungsbudget pro Kanal reduzieren, oft durch die Verwendung von niedriger auflösenden ADCs, schmaleren Bandbreitenfiltern oder sparser Sampling. Diese Reduzierungen können die Qualität der Spike-Sortierung oder LFP-Analyse beeinträchtigen und den klinischen Nutzen des Systems einschränken.

Ähnlich erfordert das Erreichen einer höheren Klassifikationsgenauigkeit für neuronale Dekoder typischerweise tiefere neuronale Netzwerke oder größere Wörterbücher, die die Rechenlast erhöhen. Approximate Computing oder reduzierte Präzision können dies mildern, aber es besteht die Gefahr, dass Informationen verloren gehen, die für die Dekodierung subtiler Benutzerabsichten entscheidend sind. Der optimale Punkt auf der Pareto-Grenze für die Leistungsgenauigkeit variiert je nach Anwendung; ein Anfallserkennungsalgorithmus kann höhere falsch-positive Raten tolerieren als ein BCI für Cursorsteuerung. Rigorous Co-Design über Algorithmen, Architekturen und Schaltungen ist wichtig, um diese Kompromisse für jeden spezifischen Anwendungsfall auszugleichen.

Thermisches Management in implantierbaren Geräten

Für Geräte, die in das Gehirn oder Rückenmark implantiert werden, ist das thermische Budget extrem eng. Gewebeerwärmung über 1–2°C kann Zelltod und Entzündungsreaktionen verursachen, wodurch die gesamte Leistungsableitung des Implantats auf einige Milliwatt begrenzt wird. Selbst wenn die Elektronik selbst energieeffizient ist, können Strommanagementschaltungen und drahtlose Ladespulen lokalisierte Hot Spots erzeugen. Designer müssen thermische Profile mit Finite-Elemente-Methoden simulieren und Wärmespreitschichten (z. B. Diamant- oder Kupfer-gefüllte Vias) in das Chippaket integrieren. Aktive Kühlung über Flüssigkeitsfluss ist für chronische Implantate unpraktisch, so dass passive Wärmeabfuhr durch das umgebende Gewebe die einzige Option ist. Diese Einschränkung begünstigt stark niedrige Pflichtzyklen und ereignisgesteuerte Verarbeitung, um die durchschnittliche Leistung zu reduzieren sowie Integration aller Komponenten (einschließlich der Leistungsregulierung und des Radios) auf einen einzigen Chip, um die Leistungsverluste zu minimieren.

Werkstoffe und Prozesstechnik

Aufkommende Materialien wie zweidimensionale Halbleiter (z. B. MoS2, Graphen) und flexible Substrate bieten das Potenzial für dünnere, konformierbarere neuronale Schnittstellen, die den mechanischen Eigenschaften von neuronalem Gewebe entsprechen. Die Herstellungsreife und Zuverlässigkeit dieser Materialien entwickelt sich jedoch noch. Hoch-κ-Dielektrika und ferroelektrische Materialien können die Gate-Leckage in Transistoren reduzieren und eine weitere Spannungsskalierung ermöglichen. Inzwischen wurde die Silizium-Photonik für die optische Datenübertragung mit hoher Bandbreite von neuronalen Implantaten vorgeschlagen, obwohl die Integration photonischer Komponenten mit CMOS mit geringer Leistung eine Herausforderung darstellt. Fortschritte in diesen Materialsystemen könnten schließlich die Strom-Kompromisse durch Aktivierung von Geräten brechen, die mit einer Versorgung von unter 0,5 V arbeiten oder die drahtlos durch Gewebe in größeren Tiefen betrieben werden können.

Zukünftige Richtungen und offene Forschung

Machine Learning für Hardwareoptimierung

Machine Learning (ML) wird zunehmend verwendet, um das Design energieeffizienter neuronaler Hardware zu automatisieren. Zum Beispiel kann Reinforcement Learning die Kompromisse zwischen analogen und digitalen Verarbeitungsblöcken untersuchen, um Pareto-optimale Architekturen zu finden. AutoML-Techniken können Hyperparameter neuronaler Netzwerke, die für Decoder-ASICs vorgesehen sind, abstimmen, um die Leistung zu minimieren und gleichzeitig die Genauigkeit zu erhalten. Bayessche Optimierung wird angewendet, um Transistorgrößen und Verzerrungsbedingungen für analoge Frontends auszuwählen, was die manuelle Designzeit erheblich verkürzt. Da ML-Modelle selbst rechentechnisch anspruchsvoller werden, gibt es eine Synergie zwischen der Hardware, die entworfen wird, und den Werkzeugen, die verwendet werden, um es zu entwerfen: Hardware-bewusste neuronale Architektursuche (NAS) kann kompakte, leistungsschwache Netzwerke erzeugen, die dann in benutzerdefinierte digitale Beschleuniger kompiliert werden.

Heterogene Integration und Advanced Packaging

Um die widersprüchlichen Anforderungen an hohe Leistung und geringe Leistung zu erfüllen, wenden sich Designer an heterogene Integration, bei der Chips, die in verschiedenen Prozesstechnologien (z. B. CMOS für digitale Logik, SiGe BiCMOS für RF und MEMS für Sensoren) gebaut sind, gestapelt oder miteinander verbunden sind. Dies ermöglicht es, jede Funktion in ihrer optimalen Technologie zu implementieren, während die Verbindungsenergie durch kurze vertikale Verbindungen niedrig gehalten wird. Für die neuronale Signalverarbeitung könnte ein typischer heterogener Stapel Folgendes umfassen: eine flexible Elektrodenanordnung, ein analoges Front-End-ASIC in einem reifen Low-Leckage-Knoten, ein digitaler neuromorpher Prozessor in einem skalierten CMOS-Knoten und ein drahtloser Transceiver in einem RF-optimierten Prozess. Eine solche Integration kann Systemenergie reduzieren, indem sie Off-Chip-Wire-Bonds eliminiert und parasitäre Kapazitäten reduziert.

Closed-Loop und adaptive Systeme

Zukünftige neuronale Hardware wird wahrscheinlich Closed-Loop-Fähigkeiten beinhalten, bei denen Stimulation basierend auf Echtzeit-Neuraldekodierung geliefert wird, was nicht nur eine geringe Leistung, sondern auch eine ultra-niedrige Latenz erfordert. Energieeffiziente Hardware, die Signale verarbeiten und Stimulationsimpulse innerhalb weniger Millisekunden erzeugen kann, ist für therapeutische Anwendungen wie die reaktive Neurostimulation bei Epilepsie von entscheidender Bedeutung. Adaptive Algorithmen, die Kompressionsverhältnisse, Abtastraten oder Klassifikatorparameter basierend auf der aktuellen neuronalen Aktivität anpassen, können die durchschnittliche Leistung weiter reduzieren. Zum Beispiel kann das System in Zeiten niedriger neuronaler Abfeuerung in einen tiefen Schlafzustand eintreten und nur aufwachen, wenn ein Spike erkannt wird; während hoher Abfeuerung kann es die ADC-Auflösung erhöhen, um mehr Details zu erfassen. Diese dynamischen Rekonfigurationsstrategien versprechen, die Effizienzgrenze über das hinaus zu schieben, was statische Designs erreichen können.

Wireless Power und Datenübertragung

Die Beseitigung der Notwendigkeit einer physischen Batterie ist das ultimative Ziel für viele implantierbare BCIs. Wireless Power Transfer (WPT) über induktive Kopplung oder Ultraschall kann Milliwatt Leistung an tiefe Implantate liefern, aber die Effizienz sinkt mit Abstand und Fehlausrichtung. Die Gestaltung energieeffizienter Hardware, die mit intermittierender oder variabler Leistung von WPT arbeiten kann, erfordert robuste Strommanagement-Schaltungen mit Energiepufferung (z. B. On-Chip-Superkondensatoren). Gleichzeitig können Low-Power-Funkgeräte (z. B. Bluetooth Low Energy oder benutzerdefiniertes Impulsradio-Ultrabreitband) komprimierte neuronale Daten an einen externen Empfänger streamen. Die Herausforderung besteht darin, das Linkbudget mit minimalem Stromaufwand aufrechtzuerhalten. Optische Datenübertragung mit Mikro-LEDs wird auch für hochbandige Up-Links untersucht, aber die Energie pro Bit muss auf ein paar Picojoule reduziert werden, um mit RF wettbewerbsfähig zu sein.

Schlussfolgerung

Die Entwicklung energieeffizienter Hardware zur Verarbeitung neuronaler Signale erfordert einen vielseitigen Ansatz, der Schaltungstechniken, Architekturinnovationen, Materialwissenschaft und algorithmisches Co-Design umfasst. Durch die Einbeziehung von Methoden mit geringer Leistung wie subschwelligem Betrieb, Power Gating und nahezu schwelligem Computing können Designer den Energieverbrauch pro Kanal drastisch reduzieren. Die Nutzung der Datensparsität durch ereignisgesteuerte Verarbeitung und kompressive Erfassung verringert die durchschnittliche Datenrate, während approximative Computing- und Mixed-Signal-Lösungen weitere Leistungsreduzierungen bieten, ohne die klinisch relevante Genauigkeit zu beeinträchtigen. Aufkommende Architekturen wie neuromorphe Prozessoren und In-Memory-Computing versprechen Verbesserungen der Energieeffizienz um Größenordnungen, indem sie die eigenen Rechenprinzipien des Gehirns widerspiegeln.

Allerdings bleiben große Herausforderungen beim Ausgleich von Kompromissen zwischen Leistung, Genauigkeit und thermischer Sicherheit, insbesondere für implantierbare Geräte. Die laufende Forschung zu neuartigen Materialien, heterogener Integration und maschinenlerngetriebener Designautomatisierung überschreitet die Grenzen des Möglichen. Da diese Technologien ausgereift sind, können wir eine neue Generation neuronaler Hardware erwarten, die nicht nur energieeffizienter, sondern auch leistungsfähiger ist und transformative Anwendungen in der Neuroprothetik, der personalisierten Medizin und der Mensch-Maschine-Interaktion ermöglicht. Der Weg nach vorne erfordert eine enge Zusammenarbeit zwischen Schaltungsdesignern, Neurowissenschaftlern und Systemarchitekten - aber die potenziellen Vorteile für Patienten und Benutzer weltweit sind immens.

Externe Referenzen

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  • B. C. Lee et al., "Approximate Computing for Low-Power Neural Signal Decoders", IEEE Transactions on Biomedical Circuits and Systems, 2019. (IEEE TBioCAS))
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