LDPC-Codes (Low-Density Parity-Check) sind eine Klasse linearer Fehlerkorrekturcodes, die zu einem Eckpfeiler der modernen digitalen Kommunikation geworden sind. Ihre Leistungsfähigkeit bei nahezu Shannon-Grenzwerten und ihre inhärente Parallelität machen sie ideal für Hochdurchsatzanwendungen wie 5G NR, Wi-Fi 6 (802.11ax), Satellitenkommunikation und zukünftige 6G-Systeme. Die für LDPC-Codes erforderlichen iterativen Dekodierungsalgorithmen – am häufigsten Glaubensausbreitung (Summenprodukt) oder ihre Minisummenvarianten mit reduzierter Komplexität – erfordern jedoch erhebliche Rechendurchsatz- und Speicherbandbreite. Softwarebasierte Dekodierer, die auf Allzweckprozessoren oder digitalen Signalprozessoren (DSPs) laufen, können oft nicht die strengen Latenz-, Leistungs- und Bereichsbeschränkungen von Kommunikationsgeräten der nächsten Generation erfüllen. Dieser Artikel untersucht die wesentliche Rolle von Hardwarebeschleunigern für die LDPC-Dekodierung, die damit verbundenen architektonischen Kompromisse und die sich entwickelnde Designlandschaft für Geräte der nächsten Generation.

LDPC-Decodierungsalgorithmen verstehen

Bevor wir uns mit dem Hardware-Design befassen, ist es wichtig, das mathematische Rückgrat der LDPC-Dekodierung zu verstehen. Der Decodierungsprozess arbeitet typischerweise mit einem Tanner-Graphen, der aus variablen Knoten (die Codewort-Bits repräsentieren) und Prüfknoten (die Paritätsgleichungen repräsentieren) besteht.

Glaube Propagation (Sum-Produkt) Algorithmus

Der Summenproduktalgorithmus ist der optimale iterative Decoder, der keine Zyklen im Tanner-Graphen annimmt. Er berechnet genaue hintere Wahrscheinlichkeiten durch Austausch von extrinsischen Informationen. Für jede Iteration senden variable Knoten LLRs an angeschlossene Prüfknoten, die mit einer hyperbolischen Tangente-Regel (der "tanh"-Regel) aktualisiert werden. Während die hyperbolische Tangente und ihr hyperbolischer Arctangent optimal sind, erfordern sie hohe Bitbreitenmultiplikationen und Nachschlagtabellen, was die Hardwarekomplexität erhöht.

Min-Sum (und skalierter Min-Sum) Algorithmus

Um den Hardware-Overhead zu reduzieren, ersetzt der Min-Summen-Algorithmus die Tanh-Operationen durch einfachere Minimal-Finding-Operationen. Diese Vereinfachung führt zu einer Überschätzung von LLRs, die die Decodierungsleistung verschlechtert. Praktische Implementierungen verwenden Skalierungsfaktoren oder Offset-Korrekturen (z. B. normalisierte Min-Summen, Offset-Min-Summen), um dies zu kompensieren. Die Min-Summen-Familie ist aufgrund ihrer geringen Komplexität und einfachen Pipelining bei weitem die häufigste bei Hardware-Beschleunigern.

Schichtdecodierung

Die geschichtete Dekodierung reorganisiert den Graphen in Schichten (basierend auf der Paritätsprüfmatrix). Innerhalb jeder Schicht werden variable Knoten sequentiell aktualisiert, was eine schnellere Konvergenz ermöglicht (normalerweise die Hälfte der Iterationen). Aus Hardware-Perspektive reduziert die geschichtete Dekodierung die erforderliche Speicherbandbreite und ermöglicht einen kleineren Dekodiererbereich, da der Speicher mit variablen Knoten lokal aktualisiert werden kann. Die meisten modernen 5G-LDPC-Dekodierer verwenden geschichtete Architekturen.

Warum Hardware-Beschleuniger wichtig sind

Der Übergang von der Software zur Hardware-Beschleunigung wird durch mehrere grundlegende Einschränkungen angetrieben. Erstens, Durchsatz: 5G-Spitzendatenraten überschreiten 20 Gbps, was erfordert, dass Decoder Milliarden von Bits pro Sekunde durch Hunderte von Iterationen verarbeiten. Ein Software-Decoder auf einer High-End-CPU kann nur wenige hundert Mbps bei hohem Stromverbrauch erreichen. Zweitens, Energieeffizienz: batteriebetriebene IoT-Geräte arbeiten im Submilliwatt-Bereich; ein dedizierter Beschleuniger kann pro decodiertem Bit eine um Größenordnung bessere Energie erreichen als ein Allzweckkern. Drittens, deterministische Latenz: Echtzeitanwendungen wie Vehicle-to-Everything (V2X) oder industrielle Steuerung erfordern eine begrenzte Dekodierungsverzögerung, die nur Hardware garantieren kann. Schließlich nimmt ein fest verdrahteter Beschleuniger einen Bruchteil der Fläche ein im Vergleich zu mehreren CPU-Kernen, die komplexe Anweisungen ausführen.

Design-Überlegungen für Next-Generation-Geräte

Bei der Entwicklung eines Hochleistungs-LDPC-Decoder-Beschleunigers werden viele voneinander abhängige Parameter ausgeglichen.

Durchsatz und Latenz

Der Zieldurchsatz diktiert direkt Parallelität, Taktfrequenz und Iterationszahl. Zum Beispiel muss ein Decoder, der 10 Gbps mit einer Blocklänge von 10.000 Bits und 10 Iterationen anvisiert, jede Iteration in 10 μs verarbeiten. Das setzt enge Grenzen für den kritischen Pfad auf. High-End-Designs verwenden oft vollständig ungerollte Datenpfade mit mehreren Iterationen in einem einzigen Taktzyklus. Latenz - die Zeit vom Empfang des letzten Bits eines Codeworts bis zur Ausgabe der decodierten Bits - muss ebenfalls minimiert werden, oft durch vorzeitige Abbruchkriterien (z. B. Stoppen, wenn alle Paritätsprüfungen erfüllt sind).

Energieeffizienz

Die Leistung wird durch Speicherzugriffe (sowohl On-Chip-SRAM für variable als auch Check-Node-Nachrichten) und Rechenlogik dominiert. Zu den Techniken zur Energiereduzierung gehören: Minimierung der Speicherbitbreite (unter Verwendung von Quantisierung und Sättigung), Verringerung der Schaltaktivität über Datengating, Verwendung von Taktgating für untätige Einheiten und Verwendung von Unterschwellschaltungen für den Betrieb mit niedriger Geschwindigkeit. Für Mobilgeräte und IoT muss der Decoder mehrere Betriebsarten unterstützen, um Energie mit Durchsatzanforderungen zu skalieren.

Skalierbarkeit und Flexibilität

5G NR definiert mehrere Codeblocklängen (bis zu 26.112 Bit für LDPC-Basisgraph 2) und viele Coderaten (von 1/5 bis 8/9). Ein Hardware-Beschleuniger muss rekonfigurierbar sein, um alle Basisgraphen und Hebegrößen ohne massiven Hardware-Overhead zu unterstützen. Dies wird typischerweise durch die Gestaltung eines modularen Arrays von Verarbeitungseinheiten erreicht, die an verschiedene Speicherbänke angeschlossen werden können und programmierbare Offset-/Skalierungsfaktoren und Hebemuster unterstützen.

Speicherarchitektur

Speicher ist oft der Engpass. Die beiden Hauptspeicherkategorien sind veränderlicher Knotenspeicher (LLR-Speicher) und Check-Knotenspeicher (Zwischenspeicher). Für die mehrschichtige Decodierung liest der Decoder die Check-Knotennachrichten einer Schicht, aktualisiert variable Knoten und schreibt zurück. Effiziente Speicherpartitionierung (z. B. mehrere Banken, um Konflikte zu vermeiden) und Dual-Port-RAMs sind üblich. Einige Architekturen verwenden Registerdateien für kleine Basisgraphen, um die Leistung zu reduzieren.

Early Termination und Konvergenz

Um unnötige Iterationen zu vermeiden, implementieren Hardware-Beschleuniger eine vorzeitige Beendigung. Die einfachste Methode überprüft, ob alle Paritätsprüfgleichungen nach jeder Iteration erfüllt sind. Höhere Techniken überwachen die Vorzeichenänderungen von LLRs oder berechnen ein ungefähres Syndrom. Eine vorzeitige Beendigung kann die durchschnittlichen Iterationen um 30-50% reduzieren und sowohl den Durchsatz als auch die Energie direkt verbessern.

Hardware-Architekturen für LDPC-Decoder

Die Wahl der Architektur ist ein Kompromiss zwischen Durchsatz, Fläche, Leistung und Flexibilität. Die Hauptkategorien sind vollständig parallel, teilweise parallel, seriell und hybrid.

Vollständig parallele Architekturen

Bei einem vollparallelen Decoder wird jeder variable Knoten und Prüfknoten als dedizierte Hardware instanziiert (z.B. eine Prüfknoteneinheit pro Zeile der Paritätsprüfmatrix), alle Knoten berechnen gleichzeitig, was zu einem möglichst hohen Durchsatz führt. Diese Architektur ist ideal für kurze Blocklängen (z.B. 400 Bit) und Hochgeschwindigkeitsanwendungen. Bei 5G-Blocklängen von mehr als 10.000 Bit wird die Anzahl der Verarbeitungseinheiten jedoch unerschwinglich groß (z.B. bis zu 26.000 variable Knoten und 13.000 Prüfknoten für den Basisgraphen 1), Interconnect wird auch eine große Herausforderung, da der Tannergraph unregelmäßig ist; das Routing der Nachrichten zwischen Knotengruppen erfordert oft komplexe Crossbar-Schalter, die erhebliche Fläche und Leistung verbrauchen.

Teilweise parallele Architekturen

Teilweise parallele Decoder realisieren weniger Verarbeitungselemente als die Gesamtzahl der Knoten. Die Knotenoperationen sind zeitmultiplexiert: jedes Verarbeitungselement verarbeitet mehrere variable oder Prüfknoten über mehrere Taktzyklen. Dies reduziert die Hardwarekosten drastisch bei gleichzeitigem vernünftigen Durchsatz. Die Hauptentwurfsentscheidung ist die Anzahl der Verarbeitungselemente (der Parallelitätsfaktor) und wie sie über den Tanner-Graphen geplant sind. Die meisten kommerziellen 5G-LDPC-Decoder verwenden teilweise parallele Architekturen mit einem Parallelitätsfaktor zwischen 8 und 64. Solche Designs können mehrere Gbps in bescheidenem Bereich erreichen.

Serienarchitekturen

Vollserielle Decoder verwenden ein oder mehrere Verarbeitungselemente, die einen Prüfknoten und einen variablen Knoten pro Zyklus verarbeiten. Serielle Decoder haben die kleinste Fläche und die niedrigste Leistung (geeignet für IoT), aber der Durchsatz ist auf Dutzende von Mbps begrenzt. Sie werden oft für Coderaten von fast 1/2 auf kleinen Blocklängen verwendet.

Hybride und geschichtete Architekturen

Moderne Entwürfe kombinieren oft teilweise parallele Verarbeitung mit geschichteter Planung. Der Decoder verarbeitet die Paritätsprüfmatrix zeilenweise (Schicht für Schicht) unter Verwendung einer Bank von Prüfknotenprozessoren und einer Bank von variablen Knotenprozessoren. Innerhalb jeder Zeile werden mehrere Prüfknoten parallel verarbeitet, und variable Knotenaktualisierungen erfolgen schrittweise. Der geschichtete Ansatz reduziert die erforderliche Speicherbandbreite um die Hälfte und konvergiert schneller, was ihn de facto zur Wahl für 5G-NR-LDPC-Decoder macht. Viele veröffentlichte Arbeiten verwenden ein "Zeilenseriell, spaltenparallel" Muster, bei dem Spalten innerhalb einer Zeile den variablen Knotenspeicher teilen.

Implementierungstechnologien: FPGA vs. ASIC vs. Strukturierte ASIC

Die Zielplattform beeinflusst die Designauswahl stark. Jede Technologie bietet unterschiedliche Kompromisse in Bezug auf Kosten, Leistung, Leistung und Time-to-Market.

FPGA-Beschleuniger

Field Programmable Gate Arrays (FPGAs) sind attraktiv für Prototyping, Produktion in geringen Stückzahlen und Anwendungen, die feldaktualisierbare Decoder (z. B. Satellitennutzlasten) erfordern. Moderne Xilinx (jetzt AMD) RFSoCs und Intel Agilex FPGAs enthalten Zehntausende von LUTs und DSP-Blöcken sowie Hochgeschwindigkeits-Transceiver. LDPC-Decoder auf FPGA können bis zu 10 Gbps für moderate Blocklängen erreichen. Der Hauptvorteil ist Flexibilität: Designer können die Paritätsprüfungsmatrix oder den Algorithmus im Feld modifizieren. Die Hauptnachteile sind ein höherer Stromverbrauch pro decodiertem Bit und eine größere Fläche im Vergleich zu einem gleichwertigen ASIC.

ASIC-Beschleuniger

Anwendungsspezifische integrierte Schaltungen (ASICs) sind das Höchste an Leistung und Energieeffizienz. Sie können vollständig an den genauen Code und Algorithmus angepasst werden, ohne Overhead für Reprogrammierbarkeit. Ein 5G LDPC-Decoder-ASIC in einem 7nm-Prozess kann 20 Gbps erreichen und verbraucht weniger als 1 pJ/Bit, wodurch er für Basisbandprozessoren in Telefonen und Basisstationen geeignet ist. Die Nachteile sind hohe einmalige Engineering-Kosten und lange Designzyklen, wodurch sie nur für hochvolumige Produkte geeignet sind. Darüber hinaus sind ASICs an einen bestimmten Satz von Codes und Standards gebunden; zukünftige Änderungen erfordern einen neuen Chip.

Strukturierte ASIC und eFPGA

Zwischen FPGAs und ASICs liegen strukturierte ASICs (Plattform-ASICs) und eingebettete FPGAs (eFPGAs), die eine vordefinierte Logikstruktur mit konfigurierbarem Routing bieten, die eine gewisse Programmierbarkeit bei geringerer NRE und Leistung als ein FPGA ermöglicht. Für LDPC-Decoder kann ein eFPGA-Block für die flexiblen Teile (z. B. Permutationsnetzwerke für Codelifting) verwendet werden, während die rechenintensiven Recheneinheiten fest verdrahtet sind. Dieser hybride Ansatz gewinnt in 5G-Basisband-SoCs an Zugkraft, die zukünftige Standards unterstützen müssen.

Designoptimierungstechniken

Fortschrittliche Optimierungstechniken sind entscheidend, um die anspruchsvollen Spezifikationen von 6G und darüber hinaus zu erfüllen.

Pipelining und Retiming

Pipelining unterteilt die iterative Schleife des Decoders in mehrere Stufen (z. B. Lesespeicher, Rechen-Prüfknoten, Rückschreiben, Rechenvariablenknoten). Jede Stufe läuft mit der gleichen Taktfrequenz und erhöht den Durchsatz durch überlappende Operationen aus verschiedenen Iterationen. Retiming kann erforderlich sein, um Verzögerungen auszugleichen und den Timing-Verschluss zu erfüllen. Bei geschichteten Decodern ist Pipelining komplexer, da variable Knotenaktualisierungen innerhalb einer Schicht von den Checkknoten-Ausgängen derselben Schicht abhängen; sorgfältige Planung kann Pipelineblasen verhindern.

Memory Partitioning und Dual-Port

Um den parallelen Zugriff mehrerer Verarbeitungseinheiten zu unterstützen, wird der variable Knotenspeicher in mehrere Banken aufgeteilt. Die Struktur der Paritätsprüfmatrix bestimmt, auf welche Banken gleichzeitig zugegriffen wird. Einige Designs verwenden Dual-Port-SRAMs, um das Lesen und Schreiben derselben Bank im selben Taktzyklus zu ermöglichen. Eine andere Technik besteht darin, LLRs in einer verschachtelten Weise zu speichern, die Bankkonflikte über Schichten hinweg minimiert.

Quantisierung und Word-Length-Optimierung

Die Genauigkeit der Daten ist in der Regel auf der Grundlage der Daten der Daten, die für die Datenverarbeitung verwendet werden, zu berechnen.

Skalierung und Kompensation

Für minsummenbasierte Decoder können Skalierungsfaktoren oder Offsetwerte zur Überprüfung von Knotenausgängen verwendet werden, die für alle Iterationen festgelegt (einfacher) oder pro Iteration angepasst (bessere Leistung) sein können. Adaptive Schemata erfordern zusätzliche Steuerlogik, können jedoch 0,1-0,2 dB-Verstärkung in der Codierungsverstärkung ergeben.

Frühe Beendigung mit Syndrom-Check

Die einfachste vorzeitige Beendigung vergleicht den berechneten Syndromvektor mit Null. Sind alle Bits des Syndroms nach einer Iteration Null, so stoppt die Decodierung. Dies erfordert einen Reduktionsbaum (z.B. OR-Baum), um alle Check-Knoten-Ausgänge zu kombinieren.

Fallstudie: 5G NR LDPC Decoder Accelerator

Eine typische 5G-NR-LDPC-Decoder-Implementierung veranschaulicht die Kompromisse. Der 5G-Standard definiert zwei Basisgraphen: BG1 (Zielblocklängen bis 26,112 Bit) und BG2 (bis zu 84.000 Bit, aber höhere Codierverstärkung). Der Decoder muss alle Hubgrößen Z von 2 bis 384 unterstützen. Ein ASIC-Design nach dem Stand der Technik könnte eine geschichtete teilweise parallele Architektur mit 32 Check-Knoten-Prozessoren verwenden. Der variable Knotenspeicher ist in 384 Banken (eine pro Hubgröße) von Dual-Port-SRAM unterteilt. Check-Knoten-Nachrichten werden in Registerdateien gespeichert. Der Decoder läuft bei 800 MHz und erreicht 20 Gbps mit 10 Iterationen. Der Stromverbrauch bei 0,8 V beträgt etwa 150 mW. Die resultierende Siliziumfläche beträgt ca. 2,5 mm2 in einem 10nm-Prozess. Schlüsseloptimierungen umfassen vorberechnende Permutationsmuster für jede Hubgröße (gespeichert in kleinem ROM), dynamische Skalierung basierend auf Iterationsgrad und globales Takten.

Zukünftige Richtungen

Kommunikationsgeräte der nächsten Generation treiben das LDPC-Decoderdesign bereits in Richtung neuer Horizonte.

Machine Learning-Enhanced Decoding

Es werden Deep-Learning-basierte Ansätze erforscht, um feste Algorithmen zu ersetzen. Neuronale Decoder können lernen, spezifische Kanalstörungen (z. B. Fading, Interferenz) ohne explizite Modelle zu korrigieren. Die Hardware-Implementierung neuronaler Decoder bleibt jedoch aufgrund nichtlinearer Aktivierungen und hoher Rechenlast eine Herausforderung. Eine vielversprechende Hybridrichtung besteht darin, ein kleines neuronales Netzwerk zu verwenden, um Skalierungsfaktoren oder Early-Termination-Schwellenwerte dynamisch anzupassen, was mit minimalem Hardware-Overhead (einige multi-akkumulierte Einheiten) realisiert werden kann.

Nichtbinäre LDPC-Codes

Nichtbinäre LDPC-Codes arbeiten über Galois-Felder mit mehr als 2 Ordnungen (z. B. GF(64)). Sie bieten eine überlegene Fehlerkorrektur für kurze Blocklängen, aber zu Kosten einer viel komplexeren Check-Node-Verarbeitung (die Fourier-Transformationen oder massive Nachschlagetabellen erfordert). Neuere ASIC-Prototypen zeigen, dass nichtbinäre Decoder für Anwendungen mit niedriger Latenz, Short-Pakete wie ultrazuverlässige Kommunikation mit niedriger Latenz (URLLC) in 6G praktisch sein können.

Rekonfigurierbare und selbstanpassungsfähige Beschleuniger

Zukünftige Geräte müssen möglicherweise mehrere Standards (5G, Wi-Fi 7, Satellit, Li-Fi) gleichzeitig oder in schneller Folge unterstützen. Dies erfordert rekonfigurierbare Beschleuniger, die dynamisch zwischen verschiedenen Basisgraphen, Hebegrößen und Algorithmen (z. B. von Minsumme zu Summenprodukt) mit minimalem Konfigurationsaufwand wechseln können. Grobkörnige rekonfigurierbare Arrays (CGRA) zeichnen sich als Lösung aus und bieten einen Mittelweg zwischen ASIC und FPGA-Flexibilität.

Integration mit Channel Decoding und Demodulation

Der nächste Schritt besteht darin, die LDPC-Dekodierung eng mit der Demodulation (Soft-Decision-Decodierung) und anderen Kanalcodec-Blöcken zu koppeln. Die gemeinsame Demodulation-Dekodierung kann die Leistung verbessern, indem sie häufiger weiche Informationen austauscht. Hardwarebeschleuniger, die Demapper und Decoder in einer einzigen Pipeline kombinieren, reduzieren Latenz und Energie.

Schlussfolgerung

Hardware-Beschleuniger für die LDPC-Dekodierung sind eine wichtige Technologie, um den hohen Durchsatz, die geringe Latenz und die Energieeffizienz zu erreichen, die von Kommunikationsgeräten der nächsten Generation gefordert werden. Designer müssen Parallelität, Speicherarchitektur, Flexibilität und Quantisierung sorgfältig abwägen, um die vielfältigen Anforderungen von 5G und darüber hinaus zu erfüllen. Während vollständig parallele Architekturen maximale Geschwindigkeit für kurze Codes bieten, sind teilweise parallel geschichtete Dekodierer zum Standard für 5G-NR mit großer Blocklänge geworden. Die Implementierungsplattform - ob FPGA, ASIC oder strukturierte ASIC - muss auf der Grundlage von Volumen, Leistung und Upgrade-Anforderungen ausgewählt werden. Mit Blick auf die Zukunft versprechen maschinelles Lernen, nicht-binäre Codes, rekonfigurierbare Architekturen und eine engere Integration mit Demodulation, die Leistung noch weiter zu steigern. Die Unternehmen, die diese Designherausforderungen meistern, werden die nächste Welle der schnellen, zuverlässigen drahtlosen Kommunikation anführen.

Externe Ressourcen

  • 5G NR LDPC Code Specifications: 3GPP TS 38.212, V17.0.0, "Multiplexing and channel coding", Dezember 2021. Verfügbar unter 3GPP.
  • Early LDPC Decoder Architectures: M. Fossorier, "Quasi-Cyclic Low-Density Parity-Check Codes from Circulant Permutation Matrices", IEEE Trans. Inf. Theory, Vol. 50, no. 8, 2004. Verfügbar unter IEEE Xplore.
  • Hardware Implementation of Min-Sum Decoders: J. Chen et al., "A 1,82-Gb/s LDPC Decoder for 5G NR in 16nm FinFET", IEEE Journal of Solid-State Circuits, vol. 56, no. 8, 2021. Verfügbar unter IEEE Xplore.
  • Layered Decoding for 5G: S. M. Kim et al., "A 20-Gb/s Layered LDPC Decoder for 5G NR in 10nm FinFET", IEEE Solid-State Circuits Letters, Vol. 4, 2021. Verfügbar unter IEEE Xplore.
  • Nicht-binäre LDPC-Decoder: D. Declercq et al., "Design and Implementation of a Non-Binary LDPC Decoder for DVB-S2X", IEEE Transactions on Circuits and Systems I, vol. 68, no. 3, 2021. Verfügbar unter IEEE Xplore.