Einleitung: Die entscheidende Rolle von Via Fan-Out im PCB-Design mit hoher Dichte

Moderne elektronische Geräte erfordern immer höhere Funktionalität in kleineren Formfaktoren, was die Annahme von Chippaketen mit hoher Dichte, wie Kugelgitter-Arrays (BGAs), Quad-Flat-No-Lead-Paketen (QFN-Paketen) und System-in-Package-Modulen (SiP-Modulen) vorantreibt. Der Erfolg dieser Designs hängt von der Fähigkeit ab, Signale effizient von dicht gepackten Gehäusestiften zu den inneren Schichten einer Leiterplatte (PCB) zu leiten. Diese Routing-Herausforderung wird durch über Fan-Out--die strategische Platzierung, Dimensionierung und Verbindung von Vias, die elektrische Signale vom Bauteil-Fußabdruck auf die Leiterbahnen und Ebenen der Leiterplatte verteilen, gelöst. Optimiert über Fan-Out wirkt sich direkt auf die Signalintegrität, die Leistungsabgabe, die thermische Leistung und die Fertigungsausbeute aus. Wenn es schlecht gemacht wird, führt dies zu Impedanzunterbrechungen, Übersprechen, erhöhten parasitären Effekten und möglichen Fertigungsausfällen. Dieser Artikel bietet maßgebliche, produktions

Grundlagen von Via Fan-Out in High-Density Designs

Via fan-out bezieht sich auf das Muster von Vias, die verwendet werden, um Signale von einer Komponente mit hoher Pinzahl, typischerweise einem BGA, an die PCB-Routing-Kanäle zu entweichen. Bei HDI-Designs (High Density Interconnect) kann die Tonhöhe zwischen den Komponentenpads so klein wie 0,4 mm oder weniger sein, so dass minimaler Raum für Standard-Durchgangsloch-Vias bleibt. Das Fan-out-Muster muss mehrere konkurrierende Anforderungen ausgleichen: genug Vias, um I/O- und Strom-/Masse-Verbindungen zu handhaben, ausreichend Abstand für die Herstellung und kontrollierte Impedanz, um die Signalqualität zu erhalten. Die Hauptherausforderungen umfassen Routingdichte (wie viele Signale pro Schicht entweichen können), Impedanzsteuerung (Aufrechterhaltung einer konsistenten charakteristischen Impedanz durch den Via-Übergang) und mechanische Zuverlässigkeit) (Vermeidung von Spannungsbrüche

Verständnis über Parasitics in Fan-Out

Bei jedem Via werden parasitäre Kapazitäten, Induktivitäten und Widerstände eingeführt, die Hochgeschwindigkeitssignale verschlechtern. Der Stub-Effekt - der unbenutzte Teil eines Durchgangslochs über die Zielschicht hinaus - erzeugt bei bestimmten Frequenzen resonante Nullen. Bei Fan-Out-Designs ist die Minimierung der Stublänge durch sorgfältige Schichtzuordnung oder Back-Drilling wesentlich, um die Signalintegrität über 10 Gbps zu erhalten. Darüber hinaus führt der Übergang von der Paketunterlage zu dem Via-Tonne eine Impedanzunstetigkeit ein, die durch die Einstellung über die Padgröße, die Antipad-Freigabe und die ebenen Referenzschichten bewältigt werden muss.

Arten von Vias und ihre Rollen in Fan-Out

Die Wahl der richtigen Via-Technologie ist die Grundlage für ein effizientes Fan-Out-Design. Jeder Via-Typ bietet einen anderen Kompromiss zwischen Routingdichte, Kosten und elektrischer Leistung.

Durchgangsloch Vias

Durchgangsloch-Varianten sind die einfachste und kostengünstigste Option, aber sie verbrauchen Platz auf allen Schichten und schaffen lange Stummel. Sie sind für Pakete mit geringer Dichte mit Steigungen über 1 mm akzeptabel. Für Pakete mit hoher Dichte werden Durchgangsloch-Varianten typischerweise nur für Strom- und Masseanschlüsse oder als Teil einer Via-in-Pad-Anordnung mit Harzfüllung und -verschluss verwendet.

Mikrovias

Microvias sind lasergebohrte Löcher mit Durchmessern von typischerweise 0,1 mm bis 0,2 mm und Aspektverhältnissen bis 1:1. Sie werden durch schichtweises Laminieren in sequentiellen Aufbauprozessen (SBU) gebildet. Microvias sind die Arbeitspferde des HDI-Fan-Outs, da sie es ermöglichen, Vias direkt innerhalb des BGA-Pad-Pitches zu platzieren. Sie können gestapelt oder gestaffelt werden, um Verbindungsschichten zu erzeugen, ohne dass Routingkanäle auf internen Schichten verbraucht werden.

Blinde und begrabene Vias

Blinde Vias verbinden eine äußere Schicht mit einer oder mehreren inneren Schichten, ohne die gesamte Platine zu durchlaufen. Vergrabene Vias verbinden nur innere Schichten und sind von der Oberfläche aus unsichtbar. Diese Via-Typen ermöglichen komplexe Fan-Out-Muster, bei denen äußere Schichten für feine BGA-Entweichen reserviert sind und innere Schichten längere Spuren verarbeiten. Die Kombination von blinden, vergrabenen und Mikrovias ermöglicht ein Fan-Out-Design, um eine hohe Bauteildichte zu erzielen, ohne die Signalwege zu beeinträchtigen.

Via-in-Pad-Technologie

Die Anordnung eines Vias direkt in einem Komponentenpad - bekannt als Via-in-Pad - spart zusätzlichen Routing-Platz, erfordert jedoch eine sorgfältige Prozesskontrolle. Das Via muss mit einem nicht leitenden Epoxid gefüllt (oder verkupfert) und dann überplattiert werden, um eine flache, lötbare Oberfläche zu schaffen. Via-in-Pad ist für feine Pitch-BGAs unter 0,65 mm Pitch unerlässlich, wo es keinen Platz für herkömmliche Hundeknochen-Fan-Out-Muster gibt.

Core Design Guidelines für optimierte Fan-Out

Die folgenden Richtlinien sind aus branchenweit bewährten Verfahren, IPC-Standards und empirischen Ergebnissen von Hochgeschwindigkeits-PCB-Designs abgeleitet. Ihre systematische Anwendung gewährleistet eine robuste elektrische Leistung und hohe Fertigungsausbeuten.

1. Minimieren über Dimensionen und Pitch

Die Reduzierung des Durchmessers und der Größe des Pads erhöht die verfügbaren Routing-Kanäle zwischen den Vias. Für HDI-Designs sind Microvias mit 0,1 mm (4 mil) Paddurchmesser und 0,3 mm (12 mil) Capture Pad üblich. Allerdings erhöhen kleinere Vias das Aspektverhältnis und erfordern möglicherweise ein fortgeschritteneres Laserbohren. Immer die Fähigkeitsmatrix des PCB-Herstellers konsultieren, bevor Sie die minimalen Via-Größen auswählen. Eine praktische Regel: Verwenden Sie das größte Via, das immer noch die erforderliche Anzahl von Fan-Out-Reihen für Ihren Paketabstand ermöglicht. Für einen 0,5 mm Pitch BGA lässt ein Via-Pad von 0,3 mm nur 0,2 mm für die Spur, was eng, aber mit modernen Ätztoleranzen machbar ist.

2. Strategische Vermittlung für Signalintegrität

Platzieren Sie Vias so nah wie möglich an den Paketpads, um die Stublänge zu minimieren. Für High-Speed-Differentialpaare halten Sie die Vias symmetrisch und passen Sie die Länge jedes Signalpfades an. Return Vias (auch Stitching Vias genannt) müssen Signal Vias begleiten, wenn das Signal Referenzebenen wechselt; diese Masse Vias bieten einen niederohmigen Pfad für Rückströme und reduzieren EMI. In der Stromlieferung legen Sie mehrere kleine Vias parallel, um die Induktivitätsschleife für Kernspannungsregler zu senken. Vermeiden Sie das Routing von High-Speed-Spuren direkt über Antipad-Anti-Ätzzonen - halten Sie mindestens das Dreifache des dielektrischen Abstands von benachbarten Ebenenabständen ein.

3. Verwalten über Kapazität und Induktivität

Die parasitäre Kapazität eines Via wird durch die Pad-Größe, den Antipad-Durchmesser und die dielektrische Dicke bestimmt. Um es zu reduzieren, erhöhen Sie die Antipad-Freiheit - aber nicht über den Punkt hinaus, an dem die Ebene übermäßig perforiert ist. Induktivität kann durch die Verwendung mehrerer Vias parallel für Strom-/Masseverbindungen gesenkt werden. Für kritische Hochgeschwindigkeitsnetze sollten Sie back-drilling durch Loch über Stubs durchsetzen, um Resonanzfrequenzen zu eliminieren. In der Simulation trägt eine einzelne 0,2 mm Mikrovia etwa 0,3 pF-Kapazität und 0,5 nH-Induktivität bei; das Stapeln von zwei Mikrovias verdoppelt diese Werte ungefähr. Verwenden Sie 2,5D- oder 3D-Feldlöser, um den genauen Via-Übergang für Ihr Stapelup zu modellieren.

4. Via-in-Pad sparsam, aber effektiv nutzen

Via-in-Pad ist leistungsstark, aber teuer. Reservieren Sie es für Pakete mit Pitch <0.65 mm where dog-bone patterns are impossible. When used, ensure the via is completely filled with a low-CTE epoxy and plated flat to prevent solder voids and tombstoning. Some manufacturers recommend gefüllten und gedeckelten Vias mit einer Nickel/Gold-Finish für das direkte Löten. Vermeiden Sie es, thermisch empfindliche Komponenten direkt über ungefüllten Via-in-Pads zu legen, da Lot während des Reflows in die Vias gelangen kann.

5. Optimierung von Layer Stackup und via Assignment

Ein typisches HDI BGA Fan-Out Stackup könnte aussehen wie: Top-Layer (L1) mit Microvias zu L2, L2 Ebene/Power, L3 Signal, L4 Ebene, L5 Signal, L6 Ebene, L7 Signal, L8 Bottom Microvias (für symmetrisches HDI). Jedes Schichtpaar kann einem neuen Ring von BGA Kugeln entgehen. Die Anzahl der benötigten Schichten ist ungefähr doppelt so groß wie die Anzahl der Fan-Out Reihen. Für ein 0,8 mm Pitch BGA mit 500 I/O sind sechs bis acht Schichten mit zwei sequentiellen Aufbauschritten typisch. Verwenden Sie ein Via-Muster wie "gestaffelt" oder "zentriert" je nach Routingdichte; gestaffelt schafft mehr Platz für Spuren zwischen benachbarten Vias.

6. Konto für das Wärmemanagement

Hochstrom- und Hochleistungskomponenten erfordern thermische Vias, um die Wärme von der Verpackung zu internen Kupferebenen zu leiten. Bei QFN-Paketen mit einem exponierten Pad ist ein Gitter aus kleinen thermischen Vias (0,3 mm Durchmesser mit 1,0 mm Abstand) direkt unter dem Pad zu platzieren. Verbinden Sie diese Vias mit großen Kupfergüssen auf internen Schichten. Verwenden Sie eine Kombination aus Durchgangsloch und vergrabenen Via-Arrays für ICs, die mehr als 2 W ableiten. Stellen Sie sicher, dass thermische Vias nicht in der Mitte von Signalfächerbereichen platziert werden, wo sie kritische Spuren blockieren könnten.

Simulation und Verifikation von via Fan-Out Designs

Bevor Sie sich zur Herstellung verpflichten, überprüfen Sie Ihr Fan-Out-Design mit elektromagnetischen Simulationswerkzeugen. 2.5D-Feldlöser (z. B. Keysight ADS, Cadence Sigrity, Ansys SIwave) können über Übergänge bis zu 40 Gbps genau modellieren. Zu den wichtigsten zu extrahierenden Metriken gehören Insertionsverlust (S21), Rückflussverlust (S11) und Zeitbereichsreflektometrie (TDR) Impedanz. Simulieren Sie den schlimmsten Fall über Stub; Wenn die Resonanzfrequenz innerhalb Ihrer Signalbandbreite liegt, rückwärtsbohren oder blinde Vias verwenden. Überprüfen Sie auch das Übersprechen zwischen benachbarten Fan-Out-Vias - halten Sie die Kopplung unter -40 dB für Differentialpaare. Power-Integrity-Simulationen sollten überprüfen, dass über Arrays ein DC-Widerstand unter 10 mΩ und eine Wechselstromimpedanz unter 0,1 Ω bis zu 1 GHz erzeugt. Co-Simulation mit dem Paketmodell liefert die genauesten Ergebnisse.

Manufacturing Constraints und Design for Manufacturing (DFM)

Optimierung bedeutet nichts, wenn das Design nicht zuverlässig gebaut werden kann. Halten Sie sich an die folgenden DFM-Richtlinien, die sich auf IPC-6012C (Qualifikations- und Leistungsspezifikation für starre Leiterplatten) und IPC-2315 (HDI-Design-Guide) beziehen.

Wichtige DFM-Parameter für via Fan-Out

  • Mindestbohrdurchmesser: Für Durchgangsloch-Vias, 0,2 mm; für Mikrovias, 0,075 mm (3 mil) mit einem Aspektverhältnis ≤ 1: 1.
  • Mindestring: Klasse 2: 0,05 mm; Klasse 3: 0,1 mm.
  • Via-to-via Abstand: Mindestens 0,2 mm für Durchgangsloch, 0,1 mm für Mikrovias (abhängig vom Hersteller).
  • Registrierungstoleranz: Sequenzielle Laminierschritte führen einen Ausrichtungsfehler von ±0,05 mm ein; Stapel-Mikrovias mit Sorgfalt.
  • Via-Füllmaterialien: Nichtleitende Epoxidfüllung muss leerraumfrei und plan bis zu ±0,013 mm sein.
  • Kupferplattierungsdicke: Mindestens 20 μm (0,8 mil) in Durchgangsbohrungen für Klasse 2.

Die meisten PCB-Hersteller bieten kostenlose DFM-Analysen an (z. B. Sierra Circuits DFM oder Eurocircuits DFM), die mögliche Probleme wie Bandbildung, unzureichender Ringring oder Überführungsverletzungen aufzeigen. Passen Sie das Fan-Out-Muster entsprechend an, um verschrottete Designs zu vermeiden.

Design Rule Checks (DRC) für Fan-Out

Richten Sie DRCs in Ihrem EDA-Tool speziell für die Fan-Out-Region ein: minimale Via-to-Pad-Freigabe, minimale Trace-to-via-Freigabe (0,08 mm für Standard, 0,06 mm für HDI) und über einen Ringring basierend auf der Bohrergröße. Verwenden Sie eine Einschränkungsklasse für jeden Netztyp (Signal, Leistung, Masse), um verschiedene Via-Größen und Antipad-Werte zuzuweisen. Führen Sie Batch-Checks für Via-Stubs durch -Flaggen jedes Durchgangsloch, das durch mehr als drei unbenutzte Schichten führt.

Fortgeschrittene Fan-Out-Techniken für extreme Dichte

Bei Paketabständen unter 0,4 mm oder sehr hohen E/A-Zahlen (über 1000) ist der Standard-HDI-Fan-Out möglicherweise unzureichend.

Fan-Out Wafer-Level Packaging (FOWLP)

FOWLP verteilt Paketpads mit einem geformten Wafer-Prozess auf einen größeren Bereich, dann selektiv zu Kupfersäulen aufgefächert. Diese Technik ist nicht unbedingt ein PCB-Fan-Out, sondern wird zunehmend in Substrate auf Modulebene integriert. Für PCB-Designer hilft das Verständnis des Redistribution-Layer-Musters (RDL) dabei, das Flucht-Routing auszurichten.

Skip Vias und begrabene Kondensatoren

Skip Vias (auch Durchgangsloch über Skip Schichten genannt) ermöglichen es, dass ein Via mehrere Schichten überbrückt und an einer tieferen Schicht endet, wodurch die Stummellänge ohne Hinterbohren reduziert wird. Einige HDI-Designs verwenden eingebettete passive Komponenten (Kondensatoren, Widerstände) innerhalb der Leiterplatte in der Nähe des Fan-Out-Gebiets, um die PDN-Impedanz zu verbessern, die während des Laminierprozesses platziert und über Mikrovias verbunden werden.

Über Staggering für erhöhte Spurenkanäle

Statt Vias in einem Raster auszurichten, sollten sie in einem Hexmuster (ungefähr) gestaffelt werden, was die Anzahl der zwischen Vias leitbaren Spuren um 15-20 % gegenüber einem rechteckigen Raster erhöht.

Fazit: Balancing Dichte, Leistung und Kosten

Optimiert über Fan-Out ist ein Multi-Ziel Optimierungsproblem, das ein tiefes Verständnis der Via Physik, Fertigungsfähigkeiten und Systemanforderungen erfordert. Durch die Einhaltung der in diesem Artikel beschriebenen Richtlinien - Minimierung über die Größe, strategische Platzierung für Signal- und Stromintegrität, frühzeitige Simulation und strenge DFM-Prüfungen - können Ingenieure zuverlässig Chippakete mit hoher Dichte entkommen, während die Signalqualität und die Produktionsausbeuten erhalten bleiben. Der Schlüssel zum Mitnehmen ist, dass FLT: 0 jeder Via ein Kompromiss ist: kleiner ist besser für die Dichte, aber schwieriger zu fertigen; weniger Vias reduzieren Kosten, können aber die PDN-Leistung beeinträchtigen. Verwenden Sie einen systematischen, simulationsgesteuerten Ansatz und arbeiten Sie immer mit Ihrem PCB-Hersteller zusammen, um die beste Fan-Out-Strategie für Ihr spezifisches Paket und Ihre Anwendung zu definieren.