Einführung in Multilayer PCB Stackups

Die Entwicklung einer mehrschichtigen Leiterplatte ist eine der wichtigsten Aufgaben in der modernen Elektronikentwicklung. Der Stapelaufbau — die Anordnung von Kupferschichten, isolierenden Dielektrika und Prepregs — bestimmt direkt die Signalintegrität, die elektromagnetische Verträglichkeit, die thermische Leistung und die Fertigungsausbeute. Ein schlecht geplanter Stapelaufbau kann zu Übersprechen, Impedanzfehlanpassungen, übermäßigen Strahlungsemissionen oder zu einer Verwerfung der Leiterplatte führen, die die gesamte Baugruppe unbrauchbar macht. Umgekehrt ermöglicht ein gut strukturierter Stapelaufbau mit kontrollierter Impedanz und symmetrischer Kupferverteilung eine zuverlässige Koexistenz von digitalen Hochgeschwindigkeitsschaltungen, empfindlichen analogen Abschnitten und dichtem Routing. Dieser Artikel enthält umfassende, umsetzbare Richtlinien für die Gestaltung von mehrschichtigen Leiterplattenstapeln, die gleichzeitig die elektrische Leistung und Herstellbarkeit optimieren.

Grundlagen von Multilayer PCB Stackups

Eine mehrschichtige Leiterplatte besteht aus abwechselnden Schichten leitfähiger Kupferfolie und isolierenden dielektrischen Materialien, die unter Hitze und Druck miteinander laminiert sind. Die gebräuchlichsten Materialien sind FR-4 (Gewebeglas-Epoxy) für allgemeine Zwecke mit fortschrittlichen Optionen wie verlustarmen Laminaten für Hochfrequenzanwendungen. Der Stapel besteht aus Kernschichten (dielektrisch mit Kupfer auf beiden Seiten) und Prepreg-Schichten (dielektrische Folien, die Kerne miteinander verbinden). Die Anordnung von Signalschichten, Leistungsebenen und Masseebenen bestimmt das elektrische Verhalten der Platine.

Zu den wichtigsten Parametern gehören:

  • Layer Count – typischerweise 4, 6, 8, 10 oder mehr, abhängig von Routing-Dichte und Signalanforderungen.
  • Kupfergewicht – gemessen in Unzen pro Quadratfuß (z. B. 1 oz, 2 oz), die die aktuelle Kapazität beeinflussen.
  • Dielektrische Konstante (Dk) und Verlust-Tangente (Df) – frequenzabhängige Eigenschaften, die Impedanz und Signaldämpfung beeinflussen.
  • Dicke zwischen Schichten – gesteuert durch Prepreg- und Kerndicken, entscheidend für die Impedanzsteuerung.

Die Symmetrie im Stapel ist eine der wichtigsten Herstellungsregeln: Eine symmetrische Konstruktion um die vertikale Mitte verhindert, dass sich die Platine beim Laminieren und Reflow verbiegt oder verdreht.

Wichtige Richtlinien für die Erstellung effektiver PCB-Stacks

Layerfunktionen explizit planen

Vor dem Zeichnen einer einzelnen Spur wird jeder Kupferschicht eine klare Funktion zugewiesen. Eine oder mehrere Schichten sind festen Erdebenen, eine den Leistungsebenen (oder Split Power Islands) und die übrigen Schichten der Signalführung zuzuordnen. Diese funktionale Trennung verringert die Geräuschkopplung und vereinfacht die Entkopplung. Beispielsweise ist bei einem 4-Schichten-Stack eine gemeinsame Hochleistungsanordnung: oberes Signal - Masseebene - Leistungsebene - unteres Signal. Die Masse- und Leistungsebenen bilden eine niederohmige Referenz für Signale und bieten eine ausgezeichnete Abschirmung. Bei 6- oder 8-Schichten-Platinen werden zusätzliche Erdebenen zur Abschirmung von Hochgeschwindigkeitssignalschichten verwendet.

Symmetrisch Stackup beibehalten

Symmetrie bezieht sich auf die gleiche Kupferverteilung und dielektrische Dicke auf beiden Seiten der Mittellinie der Platte. Unsymmetrische Stapel (z. B. dickes Kupfer auf der einen Seite, dünn auf der anderen Seite) verursachen ungleichmäßige Spannungen beim Laminieren, was zu Verzug führt. Verzogene Platten sind schwer zu löten und können während der Montage versagen.

  • Spiegelsignalschichten mit ähnlicher Routingdichte auf gegenüberliegenden Seiten.
  • Verwenden Sie die gleiche Anzahl von Kupferschichten auf jeder Seite des Zentrums.
  • Balancieren Sie die Kupferfüllung (gemahlene Schüttungen) auf den äußeren Schichten, um eine unausgewogene Metallverteilung zu vermeiden.

Dedizierte Boden- und Powerplanes verwenden

Feste Masse- und Leistungsebenen bieten einen kontinuierlichen Rückweg mit niedriger Induktivität für hochfrequente Signale, reduzieren die Schleifenfläche und minimieren EMI. Vermeiden Sie die Aufteilung von Masseebenen für analoge und digitale Abschnitte auf derselben Schicht; verwenden Sie stattdessen separate Masseebenen auf verschiedenen Schichten, die an einem einzigen Punkt verbunden sind, wenn die Isolation kritisch ist. Leistungsebenen sollten neben Masseebenen platziert werden, um einen hochfrequenten Entkopplungskondensator (das Ebenenpaar) zu erzeugen. Die Kapazität zwischen den Ebenen hilft, das Stromschienengeräusch zu unterdrücken und abgestrahlte Emissionen zu reduzieren. Bei Mixed-Signal-Designs halten Sie digitale und analoge Masseebenen getrennt, verbinden Sie sie jedoch unter dem ADC oder DAC, um Erdschleifen zu vermeiden.

Minimieren Sie über die Nutzung und platzieren Sie sie strategisch

Vias führen parasitäre Induktivität und Kapazität ein, die die Signalintegrität bei hohen Geschwindigkeiten verschlechtern. Jedes Via fügt etwa 0,5-1 nH Induktivität hinzu, und der Effekt wird über etwa 1 GHz signifikant.

  • Verwenden Sie die minimale Anzahl von Vias, die mit den Routing-Anforderungen übereinstimmen.
  • Platzieren Sie Vias in der Nähe von Komponentenpads, um die Stummellängen zu reduzieren.
  • Bei hochgeschwindigkeitsdifferenzialen paaren sollten beide spuren mit identischen via-mustern aufbewahrt werden, um den schieflauf zu erhalten.
  • Erwägen Sie die Verwendung von blinden, vergrabenen oder Mikrovias für dichte Designs, aber beachten Sie, dass diese die Herstellungskosten erhöhen.
  • Verwenden Sie via‐in‐pad nur, wenn es unbedingt notwendig ist und füllen Sie sie mit leitfähigem oder nicht leitfähigem Epoxid.

Steuerschichtabstand und Dielektrikumsdicke

Die Dicke der Dielektrikumsdicke zwischen den Signalschichten und den benachbarten Bezugsebenen ist wesentlich für eine gleichmäßige Impedanz. Dickenschwankungen verursachen Impedanzfehlanpassungen, die Signale widerspiegeln und die Augendiagramme verschlechtern. Arbeiten Sie mit Ihrem Hersteller, um Standard-Prepregdicken auszuwählen, die Ihre Zielimpedanz erreichen. Behalten Sie die gleiche dielektrische Dicke bei symmetrischen Schichtpaaren (z. B. zwischen Schicht 2 und Schicht 3 sollte die Dicke zwischen Schicht 4 und Schicht 5 entsprechen, wenn Schicht 3 und Schicht 4 ein Ebenenpaar sind). Vermeiden Sie große Unterschiede im dielektrischen Abstand auf der ganzen Platte, um ungleichmäßiges Ätzen und Plattieren zu verhindern.

Design-Tipps zur Optimierung der elektrischen Leistung

Impedanzregelung und Spurengeometrie

Für Hochgeschwindigkeitsschnittstellen wie PCIe, USB 3.x, HDMI, DDR oder Gigabit-Ethernet ist die gesteuerte Impedanz nicht verhandelbar. Bestimmen Sie die Ziel-Einzelimpedanz (typischerweise 50 Ω) oder die Differenzialimpedanz (typischerweise 100 Ω oder 90 Ω) mit 2D-Feldlösern, die von Ihrem EDA-Tool oder dem Online-Rechner Ihres Herstellers bereitgestellt werden.

  • Spurenbreite – breitere Spuren niedriger Impedanz; schmaler erhöht es.
  • Dielektrische Dicke (H) – Abstand zwischen der Spur und der Referenzebene; dicker dielektrischen erhöht Impedanz.
  • Kupferdicke – beeinflusst die Spurenquerschnittsfläche.
  • Dielektrische Konstante (Dk) – niedrigere Dk erhöht die Impedanz für die gleiche Geometrie.

Fügen Sie in Ihren Designdateien immer eine Stapeltabelle mit den Zielimpedanzen, Toleranzen (normalerweise ±10%) und dem tatsächlichen verwendeten Stapelup hinzu. Bei differenziellen Paaren halten Sie eine enge Kopplung aufrecht, indem Sie den Abstand zwischen den Leiterbahnen kleiner als die dielektrische Höhe zur Referenzebene halten.

Signal Routing Strategien für reduzierte EMI

Hochgeschwindigkeitssignale auf internen Schichten (zwischen Masse- oder Leistungsebenen) zu leiten, um die Abschirmwirkung des umgebenden Kupfers auszunutzen; externe Schichten sind anfälliger für externe Störungen und strahlen auch stärker ab. Kritische Signale von den Boardkanten fernhalten — ein Abstand von mindestens der fünffachen dielektrischen Dicke wird empfohlen; Routing über geteilte Ebenengrenzen vermeiden; wenn ein Signal einen Schlitz durchqueren muss, einen Heftkondensator hinzufügen oder eine Erdbrückenspur auf einer benachbarten Schicht verwenden; bei Taktleitungen und anderen periodischen Signalen eine Bodenschutzspur (Streifenleitungskonstruktion) verwenden, um Felder zu enthalten.

Erdungsstrategie für Low Noise

Ein niederohmiges Erdungsnetzwerk ist die Grundlage einer sauberen Leiterplatte. Verwenden Sie durchgehende Erdungsflächen auf mindestens zwei internen Schichten. Verbinden Sie alle Erdungsflächen mit mehreren Vias um den Umfang der Platine und in der Nähe jeder Hochgeschwindigkeitskomponente. Legen Sie bei Mixed-Signal-ICs die Grenze zwischen analogem und digitalem Erdungsnetzwerk direkt unter das Gerät und verbinden Sie die beiden Ebenen nur an diesem Punkt - binden Sie sie niemals an anderer Stelle miteinander. Vermeiden Sie die Schaffung von "Inseln" von Erde, die nur durch dünne Spuren verbunden sind; diese erzeugen große Erdschleifen, die Geräusche ausstrahlen und empfangen.

Entkopplungskondensatoren und Integrität der Stromversorgung

Die Leistungsintegrität (PI) stellt sicher, dass die jedem IC zugeführte Spannung unter transienten Lasten innerhalb der festgelegten Toleranzen bleibt. Die Entkopplungskondensatoren sind so nah wie möglich an den Leistungssteckern aktiver Geräte anzubringen. Es wird ein Bereich von Kondensatorwerten (z. B. 10 μF, 100 nF, 1 nF) verwendet, um ein breites Frequenzspektrum abzudecken. Der kleinste Wert (niedrigste ESL) sollte am nächsten am Stecker platziert werden. Es wird ein Paar von Leistungsebenen und Erdebenen mit einem dünnen Dielektrikum (< 4 mils) verwendet, um eine hochfrequente Entkopplungskapazität direkt zwischen den Ebenen zu erzeugen. Die Impedanz des Leistungsversorgungsnetzes (PDN) wird mit Simulation überprüft; die Impedanz wird unter einem Ziel gehalten (z. B. 0,1 Ω bei 1 MHz bis 100 MHz für eine typische digitale Schiene).

Herstellungsüberlegungen für kosteneffektive Produktion

Optimierung der Schichtzahl

Wählen Sie die Mindestanzahl von Schichten, die den elektrischen Anforderungen und Routinganforderungen entsprechen. Jede zusätzliche Schicht erhöht Materialkosten, Laminierzyklen, Bohrzeit und Schrottrisiko. Eine 4-Schichten-Platine ist für viele Designs mit geringer bis mittlerer Komplexität ausreichend. Für einen dichten BGA-Fan-Out können 6 oder 8 Schichten erforderlich sein. Vermeiden Sie Übertechnik: Wenn Sie alle Signale auf zwei internen Schichten mit ausreichender Grundlage leiten können, können 4 Schichten ausreichen. Simulieren Sie immer die schlimmsten Routing-Stauungen, bevor Sie sich zu einer höheren Schichtzahl verpflichten.

Materialauswahl und Prepreg Verfügbarkeit

Wählen Sie Dielektrika mit konsistenten Dk- und Df-Werten über den interessierenden Frequenzbereich. Standard FR-4 (Dk ~4,5 bei 1 MHz, ~4.2 bei 1 GHz) ist für Frequenzen bis zu wenigen GHz in Ordnung. Bei Frequenzen von 5 GHz sind Materialien mit geringem Verlust wie die Serie Rogers 4000, Isola FR‐408HR oder Megtron 6 zu berücksichtigen. Für kostensensible Designs sind Hybridkonstruktionen zu verwenden: ein Material mit geringem Verlust nur für die Hochgeschwindigkeitssignalschichten, während für den Rest Standard FR‐4 verwendet wird. Stellen Sie sicher, dass die ausgewählten Prepreg-Dicke verfügbar ist und der Hersteller Erfahrung mit dem ausgewählten Material hat. Einige exotische Laminate erfordern längere Durchlaufzeiten und eine spezielle Behandlung.

Design für Fabrikationsregeln

Jeder PCB-Hersteller veröffentlicht eine Reihe von Konstruktionsregeln, die die Mindestspurbreite, den Mindestabstand, den Mindestring über die Größen und die Aspektverhältnisse abdecken. Befolgen Sie diese Regeln strikt, um kostspielige Neugestaltungen zu vermeiden. Gemeinsame typische Werte (für Standard FR‐4):

  • Mindestspur/-abstand: 4/4 mil (0,1/0,1 mm) für die äußeren Schichten; 3,5/3,5 mil für die inneren Schichten.
  • Mindestdurchmesser: 0,3 mm (12 mil) für mechanische Vias.
  • Mindestens ein Ringring: 0,1 mm (4 mil) bei Beschichtung der Klasse 2.

Wenn Ihr Design engere Toleranzen erfordert, besprechen Sie frühzeitig mit dem Hersteller - einige können 3/3 mil oder kleiner mit fortgeschrittenen Prozessen erreichen. Vermeiden Sie die Verwendung extrem dünner Dielektrika (< 3 mil), es sei denn, dies ist absolut notwendig; sie sind schwieriger, konsistent zu laminieren.

Clearance, Toleranzen und Panel-Nutzung

Halten Sie ausreichend Abstand zwischen Kupferelementen und Platinenkanten (normalerweise 0,5 mm für innere Schichten, 1 mm für äußere Schichten), um zu verhindern, dass Kupfer beim Entpannen freiliegt. Stellen Sie ausreichend Abstand um Montagelöcher zur Vermeidung von Kurzschlüssen bereit. Bei Vias in der Nähe von Platinenkanten sollten Sie eine Haltezone verwenden, um Bruch während des Routings zu vermeiden. Arbeiten Sie mit Ihrem Hersteller zusammen, um die Paneelauslastung zu optimieren: Rechteckplatten auf einer standardmäßigen 18 × 24 Zoll Platte können Abfall reduzieren. Fügen Sie Markierungen für die automatisierte Montage hinzu und stellen Sie sicher, dass Text und Siebdruck sich nicht überlappen Pads oder Vias.

Erweiterte Stackup Beispiele

Die folgenden typischen Stackups veranschaulichen, wie die diskutierten Richtlinien angewendet werden:

4‐Layer Stack (Low‐Cost / Moderate Speed)

  • Schicht 1: Signal-/Komponentenseite
  • Ebene 2: Bodenebene
  • Ebene 3: Triebwerksebene
  • Schicht 4: Signal-/Lötseite

Diese Anordnung ermöglicht eine ausgezeichnete Abschirmung der Signalschichten, wobei die Masse- und die Leistungsebene als niederohmige Referenz wirken, wobei die Impedanz durch die Einstellung der Dielektrikumdicke zwischen Schicht 1 und Schicht 2 und zwischen Schicht 3 und Schicht 4 gesteuert werden kann.

6‐Layer Stack (Gut für High‐Speed Digital)

  • Schicht 1: Signal (oben)
  • Ebene 2: Bodenebene
  • Schicht 3: Signal (Routing-Schicht)
  • Schicht 4: Signal (Routing-Schicht)
  • Schicht 5: Triebwerksebene
  • Schicht 6: Signal (unten)

Um die Signalintegrität zu verbessern, tauschen Sie Schicht 3 und Schicht 4 so aus, dass sich neben jeder Signalschicht ein Erd-/Leistungsebenenpaar befindet, oder verwenden Sie eine symmetrische 1-2-1-2-1-1 Verteilung: Signal – Masse – Signal – Leistung – Masse – Signal, das beide internen Signalschichten abschirmt.

8-Layer Stack (High Density, Mixed Signals)

  • Schicht 1: Signal / Komponente
  • Ebene 2: Bodenebene
  • Schicht 3: Signal (Highspeed-Routing)
  • Schicht 4: Bodenebene
  • Schicht 5: Triebwerksebene
  • Schicht 6: Signal (Highspeed-Routing)
  • Schicht 7: Bodenebene
  • Schicht 8: Signal / Komponente

Dieser Stapel stellt drei dedizierte Masseebenen bereit, die jede Signalschicht effektiv isolieren: Strom und Masse sind benachbart (L4/L5) für eine optimale Planenkapazität.

Für weitere Informationen über Stackup-Design und Fertigungsbeschränkungen konsultieren Sie den IPC‐2141A-Standard oder lesen Sie die von großen Herstellern veröffentlichten Designhandbücher wie Sierra Circuits und Altium.

Schlussfolgerung

Die Schaffung eines erfolgreichen Mehrschicht-PCB-Stackups erfordert ein Gleichgewicht zwischen elektrischer Leistung und Kosten und Herstellbarkeit. Die hier vorgestellten Richtlinien - Planung von Schichtfunktionen, Aufrechterhaltung der Symmetrie, Verwendung dedizierter Ebenen, Impedanzsteuerung und Einhaltung von Herstellungsregeln - bilden die Grundlage für einen robusten Designprozess. Immer kritische Signale frühzeitig simulieren, Stapelanforderungen klar an Ihren Hersteller kommunizieren und auf Feedback basieren. Ein gut konzipiertes Stackup verbessert nicht nur die Produktzuverlässigkeit, sondern verkürzt auch die Markteinführungszeit, indem es gemeinsame Tape-Out-Probleme vermeidet. Wenden Sie diese Prinzipien konsequent an, und Ihre nächste Mehrschichtplatte liefert die elektrische Leistung und liefert Ihre Projektanforderungen.