Die Herausforderung des High-Speed Memory PCB Designs verstehen

Leiterplatten für Hochgeschwindigkeits-Speicherschnittstellen wie DDR4 und DDR5 zu entwerfen ist eine der anspruchsvollsten Aufgaben in der modernen Elektroniktechnik. Da DDR5 Datenraten von über 8400 MT/s erreicht und bei niedrigeren Spannungen als seine Vorgänger arbeitet, ist jede Spur, Via und Komponentenplatzierung wichtig. Signalintegrität, Stromintegrität und Zeitschaltung werden zu nicht verhandelbaren Anforderungen. Ein einziger Layoutfehler kann zu intermittierenden Ausfällen, Datenkorruption oder vollständiger Systeminstabilität führen. Dieser Artikel bietet eine umfassende Anleitung zum Entwerfen von Leiterplatten für DDR4- und DDR5-Schnittstellen, die alles abdeckt von grundlegenden Signalintegritätskonzepten bis hin zu fortschrittlichen Routing-Strategien und Simulationstechniken.

Hauptunterschiede zwischen DDR4 und DDR5, die das PCB-Design beeinflussen

Bevor wir uns mit den Layoutregeln befassen, ist es wichtig zu verstehen, wie sich DDR5 von DDR4 auf der elektrischen und physikalischen Ebene unterscheidet, was sich direkt auf die Gestaltung von Leiterplatten auswirkt.

Datenrate und Spannung

DDR4 arbeitet von 2133 MT/s bis zu 3200 MT/s mit einem nominalen VDD von 1,2 V. DDR5 beginnt bei 4800 MT/s und wird bis zu 8400 MT/s angegeben (und wird in zukünftigen Standardaktualisierungen höher gehen), wobei VDD auf 1,1 V reduziert wird. Die niedrigere Spannung bedeutet, dass die Rauschmargen enger sind und die Anforderungen an die Signalintegrität strenger sind. Kleine Reflexionen oder Übersprechen, die in DDR4 akzeptabel wären, können Bitfehler in DDR5 verursachen.

On-Die Termination (ODT) und Dynamische ODT

DDR4 verwendet ODT, das statisch pro Rang oder pro Befehl konfiguriert werden kann. DDR5 führt dynamisches ODT ein, das die Terminierungsimpedanz während des Lese- und Schreibvorgangs einstellt. Dies verbessert die Signalqualität auf den Datenleitungen, erfordert jedoch, dass der PCB-Designer Impedanzprofile über den Kanal koordiniert, insbesondere wenn mehrere Range vorhanden sind.

Entscheidungs-Feedback-Entzerrung (DFE) und Transmitter EQ

DDR5 beauftragt DFE bei der Entzerrung von Empfänger und Sender für Schreiboperationen. Diese Techniken kompensieren Kanalverluste, aber sie beruhen auf einem sauberen Basis-PCB-Design. Übermäßige Impedanz-Diskontinuitäten oder schlechte Referenzebenenübergänge können die Entzerrerleistung beeinträchtigen.

Änderungen der Stromlieferung

DDR5 verschiebt einen Großteil des Strommanagements vom Motherboard zum DIMM selbst (PMIC on module), aber die Hauptplatine muss immer noch saubere VDD, VDDQ und VPP liefern. Die höheren Geschwindigkeiten und niedrigeren Spannungen erfordern ein robustes Stromverteilungsnetz (PDN) mit sehr niedriger Impedanz bis zu mehreren hundert Megahertz.

Signalintegrität Grundlagen für High-Speed-Speicher

Signalintegrität (SI) ist die Disziplin, die gewährleistet, dass elektrische Signale mit ausreichender Amplitude, Zeitabstand und Störfestigkeit am Empfänger ankommen, um richtig interpretiert zu werden.

Kontrollierte Impedanz

Jede DDR-Signalspur muss eine konsistente charakteristische Impedanz haben, typischerweise 40 Ω Single-ended für Datenleitungen und 80 Ω Differential für DQS-Paare (einige Standards verwenden 39 Ω oder 50 Ω; folgen Sie der Empfehlung des Speicherherstellers). Dies wird durch das richtige Stapel-Design, die Spurbreite und die dielektrische Dicke erreicht. Impedanzfehlanpassungen an Vias, Steckverbindern oder Schichtänderungen verursachen Reflexionen, die das Augendiagramm verschlechtern.

Crosstalk Minimierung

DDR-Signale sind eng miteinander gekoppelt. Datenspuren auf derselben Schicht oder benachbarten Schichten können Übersprechen induzieren. Um Übersprechen zu reduzieren, sollten Sie einen ausreichenden Abstand (normalerweise das 3- bis 5-fache der Spurbreite) zwischen nicht verwandten Signalen und Routenadressen-/Befehlsbussen auf Schichten beibehalten, die von Datenbytespuren getrennt sind, wenn möglich. Aggressor- und Opferanalyse mithilfe von Simulationswerkzeugen wird für dichte Designs empfohlen.

Augendiagramm und Timing Margin

Ein Augendiagramm ist das praktische Maß für die Signalqualität. Bei DDR5 ist das datengültige Fenster (tVAC) sehr eng. Das PCB-Design muss Jitter (sowohl zufällig als auch deterministisch) minimieren und sicherstellen, dass das Auge offen genug ist, um die Setup- und Haltezeiten des Empfängers zu erfüllen. Die Zeitränder werden durch eine Verschränkung zwischen DQS und DQ beeinflusst, so dass eine Längenanpassung innerhalb enger Toleranzen (normalerweise ± 1 mm für Datengruppen) obligatorisch ist.

PCB Stackup Design für DDR4 und DDR5

Ein gut durchdachtes Stackup ist die Grundlage für eine erfolgreiche High-Speed-Speicherschnittstelle: Die Anzahl der Schichten, die Materialauswahl und die Anordnung der Ebenen steuern die Impedanz, die Rückführungswege und das Gesamtrauschen.

Schichtzahl und Flugzeugzuweisung

Bei DDR4 ist eine 8-Schichten-Platine üblich, mit Schichten, die Signalen, Masse und Strom gewidmet sind. Bei DDR5 sind oft 10 bis 12 Schichten erforderlich.

  • Schicht 1: Top-Signal (Komponentenseite) – DDR-Signale, Paket-Fanout
  • Ebene 2: Bodenebene
  • Schicht 3: Signal – Adresse/Befehl, Steuerung
  • Schicht 4: Triebwerksebene (VDD oder VDDQ)
  • Schicht 5: Signal – Datenbytespuren, DQS-Differenzialpaare
  • Schicht 6: Bodenebene
  • Schicht 7: Signal – Zusätzliche Daten oder auf inneren Schichten geroutet
  • Schicht 8: Bodenebene
  • Schicht 9: Triebwerksflugzeug (falls erforderlich)
  • Schicht 10: Unteres Signal (Sekundärkomponentenseite)

Jede Signalschicht muss an eine feste Bezugsebene (Erde oder Leistung) für kontrollierte Impedanz und Rückstromkontinuität angrenzen. Vermeiden Sie Splits in Bezugsebenen unter Hochgeschwindigkeitsspuren.

Materialwahlmöglichkeiten

Standard FR-4 kann für DDR4 bis zu etwa 2400 MT/s verwendet werden, aber für DDR5 und höhere DDR4-Geschwindigkeiten wird ein Material mit geringem Verlust wie MEGTRON 6, Panasonic Megtron oder Isola 370HR empfohlen. Der Dissipationsfaktor (Df) und die Dielektrizitätskonstante (Dk) Toleranzen beeinflussen die Signaldämpfung und Impedanzvariation. Geben Sie immer ein Laminat mit einer engen Dk-Toleranz (±0,05) für eine konsistente Impedanz auf der ganzen Linie an.

Impedanzsteuerung im Stackup

Verwenden Sie Feldlöser (z. B. Polar SI9000), um die Spurengeometrie für die Zielimpedanz zu berechnen. Für eine 50-Ω-Spur auf einer inneren Schicht mit einem 4 mil Kern und 1 oz Kupfer könnte eine typische Breite 5-6 mils sein. Differentialpaare für DQS verwenden 80 Ω differentielle Impedanz, was normalerweise 4-5 mil Spurbreite mit 5-6 mil Edge-to-Edge-Abstand bedeutet. Dokumentieren Sie die Zielimpedanz und Toleranz (z. B. ±10%) auf der Fertigungszeichnung.

Routing-Richtlinien: Längenabstimmung und Topologie

DDR-Speicherschnittstellen bestehen aus mehreren Signalgruppen mit jeweils spezifischen Routing-Bedingungen, deren Verständnis und Anwendung der richtigen Topologie unerlässlich ist.

Adress-/Befehls- und Steuersignale

In DDR4 und DDR5 sind die Adressen-, Befehls- und Steuersignale alle Single-Ended und teilen sich eine gemeinsame Uhr (CK). Diese Signale werden in einer fly-by-Topologie geleitet (DDR5 beauftragt den Vorbeiflug für alle Ränge).

  • Längenabgleich: Alle Adress-/Befehlssignale müssen innerhalb von ±10 ps (etwa ±1,5 mm) der CK-Spur an jeder DRAM-Stelle abgeglichen werden.
  • Termination: Ein Widerstandspaket (VTT-Termination) zieht die Signale an VDD/2 am anderen Ende der Kette.

Datenbytespuren (DQ, DQS, DM)

Jede Datenbytegruppe (8 Bit plus DQS, DM) ist ein quellensynchroner Bus, in dem DQS die Uhr für diese Gruppe bereitstellt.

  • Intra-Group-Matching: Jedes DQ innerhalb eines Bytes muss innerhalb von ±1 mm von seinem entsprechenden DQS-Paar liegen.
  • DQS-Differentialpaar: Die beiden DQS-Spuren müssen innerhalb von ±0,1 mm angepasst werden und einen konsistenten Abstand (nicht mehr als ein 1:1-Breite-zu-Abstand-Verhältnis) einhalten, um die differentielle Impedanz aufrechtzuerhalten.
  • Inter-group skew: Alle Byte-Spuren sollten auf ±10 mm abgestimmt sein, um die Lese-/Schreib-Turnaround-Verzögerungen zu minimieren.

Uhrensignale (CK, CK#)

Das Differenztaktpaar ist die kritischste Bezugsgröße für das Timing. Route es mit dem kürzesten möglichen Weg, Vias vermeiden, wenn möglich Die positiven und negativen Beine innerhalb von ±0,1 mm anpassen. Das Paar von anderen Signalen um mindestens das 4-fache der Spurbreite isolieren. Das Taktpaar mit einem Widerstandsnetzwerk in der Nähe des letzten DRAMs beenden (normalerweise 100 Ω über das Paar, mit einem Kondensator auf Masse auf jeder Seite für den AC-Terminierung).

Topologie-Auswahl: Fly-By vs. T-Topology

DDR4 kann entweder Fly-by oder T-Topologie verwenden. DDR5 erfordert Fly-by. Fly-by ist einfacher zu routen, führt aber Ausbreitungsverzögerungen zwischen Rängen ein, die durch den Speichercontroller kompensiert werden müssen. Für zweiränge DDR4 kann eine T-Topologie Verzögerungen ausgleichen, wenn die Zweiglängen übereinstimmen, aber es erzeugt Stub-Probleme am Mittelabgriff. Bei allen modernen Designs wird Fly-by für eine bessere Signalqualität bevorzugt.

Beendigung und Integrität der Energie

Ein korrekter Terminierung verhindert Reflexionen und stellt sicher, dass Signale innerhalb des erforderlichen Zeitfensters einfließen.

VTT-Beendigung für Adresse/Befehl

Alle Adress- und Befehlssignale werden mit einer Widerstandsanordnung auf VTT (VDD/2) beendet. Die Abschlußwiderstände sollten unmittelbar nach dem letzten DRAM in der Vorbeiflugkette platziert werden. Die VTT-Ebene muss Gleichstrom liefern und mit Hochfrequenzkondensatoren (100 nF X5R) und Bulk-Kondensatoren (10-47 μF) ausreichend entkoppelt sein. Die Impedanz der VTT-Ebene muss niedrig sein, vorzugsweise unter 1 Ω bis 100 MHz.

ODT für Datenleitungen

Der ODT-Wert (z. B. 40 Ω, 60 Ω) wird durch Konfigurationsregister festgelegt. Der PCB-Designer muss sicherstellen, dass die Leiterbahnimpedanz dem ODT-Ziel für eine optimale Leistungsübertragung entspricht. Bei der dynamischen ODT von DDR5 sollte die Impedanz des Kanals unabhängig von ODT-Änderungen konstant bleiben; eine Änderung der Leiterbahnimpedanz auf der mittleren Strecke vermeiden.

Stromverteilungsnetz (PDN)

Der PDN muss saubere, stabile Spannung an die DRAMs liefern, mit minimaler Welligkeit. Die Zielimpedanz liegt typischerweise unter 10 mΩ für VDD/VDDQ bis zur Bandbreite des Speichers (mehrere hundert MHz für DDR5). Verwenden Sie mehrere Entkopplungskondensatorwerte (100 nF, 1 μF, 10 μF, 100 μF), die so nah wie möglich an den DRAM-Leistungspins platziert sind Die Leistungsebenen sollten induktiv (dünnes Dielektrikum) sein und jeder DRAM sollte mindestens zwei Vias vom Leistungspin zur Ebene haben. Simulieren Sie die PDN-Impedanz mit einem Werkzeug wie Sigrity oder LTSpice.

Simulation und Verifikation

Die Simulation ist nicht optional für Hochgeschwindigkeitsspeicherschnittstellen, sondern identifiziert Probleme, die nicht allein durch Layout-Reviews erfasst werden können.

Pre-Layout-Simulation

Vor dem Start des Layouts wird ein Topologiemodell mit dem Speichercontroller, PCB-Traces und DRAMs erstellt; es werden IBIS-Modelle verwendet (die vom Speicherhersteller und vom SoC-Anbieter bereitgestellt werden); es werden Simulationen durchgeführt, um zulässige Tracelängen, Layer-Stackup, Terminierungswerte und Worst-Case-Timing zu bestimmen; dieser Schritt definiert die Einschränkungen, die während des Routings durchgesetzt werden.

Nachlagssimulation

Nach dem Routing extrahieren Sie die tatsächliche Boardgeometrie (parasitäre RLC) und simulieren den kompletten Kanal. Überprüfen Sie die Augendiagramme bei jedem DRAM für jedes Datenbyte und für Adressen-/Befehlssignale. Validieren Sie, dass die Augenhöhe und -breite der Empfängerspezifikation entsprechen. Führen Sie auch S-Parameter-Simulationen aus, um den Einfügeverlust, den Rücklaufverlust und das Übersprechen zu überprüfen. Wenn das Auge geschlossen ist, wiederholen Sie das Layout: Verkürzen Sie die Spuren, fügen Sie weitere Vias zur Erde hinzu oder passen Sie die Impedanz an.

SI Tools und Standards

Zu den beliebten Simulationstools gehören HyperLynx, ADS, HSPICE und Sigrity (jetzt Teil von Cadence). Viele Speicherhersteller (Micron, Samsung, SK Hynix) veröffentlichen Anwendungshinweise und Compliance-Anforderungen, die Mindestgrenzen für Augenmasken festlegen.

Layout Best Practices für DDR4 und DDR5

Neben Routing und Stackup verbessern mehrere physikalische Layout-Techniken die Leistung:

  • Halten Sie Zonen: Andere Signale nicht unter DDR-Komponenten oder in der Nähe von DIMM-Anschlüssen.
  • Via care: Verwenden Sie die kleinste vom PCB-Hersteller zugelassene Via-Größe, um die Kapazität über Stub und parasitäre Kapazität zu reduzieren.
  • Platzierung des Kondensators entkoppeln: 100 nF-Kondensatoren so nah wie möglich an den DRAM-Stromanschlusspins platzieren, wobei die Vias den Kondensator direkt mit der Stromebene verbinden.
  • Verschiedenes Paar-Routing: Halten Sie die beiden Spuren eines DQS-Paares fest beieinander (randgekoppelt) und halten Sie die Symmetrie aufrecht. Vermeiden Sie 90° Ecken; verwenden Sie 45° Gehrungslinien. Jedes Differentialpaar muss in seiner Länge und die einzelnen DQ-Linien innerhalb der Gruppe übereinstimmen.
  • Bezugsebenenkontinuität:Leit niemals eine Hochgeschwindigkeits-Spur über eine Lücke in der Bezugsebene, es sei denn, ein Heftkondensator ist vorhanden.

Herstellung und Prüfung Überlegungen

Designentscheidungen beeinflussen auch Ihre Fähigkeit, die Platine zuverlässig herzustellen und zu testen.

Design für die Herstellung

Geben Sie die kontrollierte Impedanzprüfung an auf der PCB-Fertigungszeichnung an. Fügen Sie Impedanzcoupons auf dem Panel hinzu, die die genaue Stapelung und die Spurgeometrie der Hochgeschwindigkeitsnetze nachahmen. Der Hersteller testet diese Coupons mit einem TDR, um die Impedanz zu zertifizieren. Für DDR5 sind Toleranzen von ±10% typisch, aber viele OEMs benötigen ±5%.

Testen und Debuggen

Nachdem die Platine zusammengebaut wurde, führen Sie Zeitbereichsreflektometrie (TDR) an kritischen Netzen durch, um die tatsächliche Impedanz zu messen und Diskontinuitäten zu erkennen. Verwenden Sie ein Oszilloskop mit Differentialsonden, um DDR5-Schreib- und Lesesignale zu erfassen. Viele Speichercontroller haben eingebaute Loopback- und PRBS-Testmodi, die helfen, SI zu validieren.

Externe Ressourcen und weitere Lesung

Für tiefere Eintauchen in bestimmte Themen, konsultieren Sie diese maßgeblichen Referenzen:

Schlussfolgerung

Die Entwicklung von Leiterplatten für DDR4- und DDR5-Schnittstellen erfordert einen disziplinierten Ansatz, der auf Signalintegrität und Leistungsintegrität beruht. Die höheren Geschwindigkeiten und niedrigeren Spannungen von DDR5 lassen keinen Spielraum für Abkürzungen. Durch sorgfältiges Engineering des Stapels, die Anwendung eines strengen Längenabgleichs, die Verwendung einer ordnungsgemäßen Terminierung und die Validierung von Designs durch Simulation können Ingenieure zuverlässige Speicher-Subsysteme herstellen, die den Anforderungen moderner Computer gerecht werden. Beginnen Sie immer mit Referenzdesigns des Speicherherstellers und verwenden Sie Simulation, um Layoutentscheidungen zu treffen. Mit sorgfältigem Design können Hochgeschwindigkeitsspeicherschnittstellen auch in komplexen Multilayer-Platinen erfolgreich implementiert werden.