Einleitung

Die unerbittliche Nachfrage nach kleineren, dünneren und funktionsreicheren tragbaren Geräten stellt einen extremen Druck auf Leiterplatten-Designer (PCB) dar. Smartphones, Wearables, medizinische Implantate und handgehaltene IoT-Geräte erfordern alle, dass komplexe Elektronik in Volumen gepackt wird, die mit jeder Produktgeneration schrumpfen. Die Leiterplatte ist das Rückgrat dieser Systeme, und ihr Routing – das Layout von Kupferspuren, die Komponenten verbinden – muss mit chirurgischer Präzision ausgeführt werden. Ein einziger Routingfehler oder ineffizienter Weg kann zu Signalintegritätsfehlern, übermäßigen elektromagnetischen Störungen (EMI) führen oder eine Platine, die einfach nicht in das Gehäuse passt. Die Optimierung der Leiterplatten-Routing für strenge Formfaktorbeschränkungen ist kein Luxus mehr; es ist eine grundlegende Voraussetzung, um wettbewerbsfähige tragbare Geräte auf den Markt zu bringen.

Dieser Artikel bietet einen umfassenden Leitfaden zu den Techniken, Werkzeugen und Best Practices für das Erreichen eines dichten, leistungsstarken Routings innerhalb der engen Grenzen tragbarer Geräte.Wir werden grundlegende Strategien, fortschrittliche Methoden wie Mikrovias und eingebettete Komponenten, Überlegungen zur Signal- und Stromintegrität, thermisches Routing, Design für die Fertigung und die Softwarefähigkeiten, die alles möglich machen, behandeln.

Formfaktor-Einschränkungen verstehen

Die Einschränkungen des Formfaktors für tragbare Geräte gehen über die reinen physischen Abmessungen hinaus. Ingenieure müssen sich mit Gewichtsgrenzen, Batterievolumen, Antennenplatzierung, Standort der Benutzerschnittstelle und Wärmeableitungspfaden auseinandersetzen. Diese Einschränkungen werden häufig in mechanischen CAD-Modellen kodifiziert, die Haltezonen, Komponentenhöhenbeschränkungen und Boardumrissformen definieren, die unregelmäßig sein können oder Ausschnitte für Steckverbinder, Kameras oder Lautsprecher enthalten.

Die häufigsten Einschränkungen sind:

  • Boarddicke: Oft auf 0,8 mm oder weniger für dünne Geräte begrenzt, was die Verwendung von weniger Kupferschichten und dünneren Dielektrika erzwingt.
  • Komponentendichte: Hohe Komponentenzahlen pro Quadratzentimeter lassen wenig Raum für Routing-Kanäle.
  • Z-Achsenhöhe: Hohe Komponenten auf der Ober- und Unterseite reduzieren den verfügbaren Platz für Schichtübergänge.
  • I/O Breakout: Steckverbinder und Testpunkte müssen zugänglich sein, oft am Boardrand oder in bestimmten Bereichen.
  • Shielding und Erdung: RF-Abschnitte erfordern dedizierte Bodenebenen und Isolation, was die Routing-Komplexität erhöht.

Das Verständnis dieser Einschränkungen zu Beginn des Designprozesses ermöglicht es dem PCB-Layout-Ingenieur, fundierte Entscheidungen über Layer-Stackup über Typen und Komponentenplatzierung zu treffen und so die Bühne für eine erfolgreiche Routing-Optimierung zu schaffen.

Grundlegende Routing-Optimierungstechniken

Bevor wir uns exotischen Methoden zuwenden, sollte jeder Konstrukteur die Kerntechniken beherrschen, die die Grundlage für platzsparendes Routing bilden.

Strategische Komponentenplatzierung

Die Platzierung ist der wichtigste Schritt bei der Routing-Optimierung. Eine gut organisierte Platzierung von Komponenten reduziert die Länge der Spuren, minimiert Schichtübergänge und schafft klare Routing-Kanäle.

  • Gruppierung funktionell verwandter Schaltungen (z. B. Power Management, RF, digitale Logik) in Zonen.
  • Platzieren von High-Pin-Count-Geräten (BGAs, QFNs) zentral, um Fan-Out in alle Richtungen zu ermöglichen.
  • Ausrichtung von Komponenten auf bevorzugte Routingrichtungen - beispielsweise horizontale Spuren auf einer Schicht, vertikal auf der nächsten (orthogonale Routing).
  • Halten Sie Bypass-Kondensatoren so nah wie möglich an ihren jeweiligen IC-Stromanschlusspins, um die Schleifeninduktivität zu minimieren.
  • Verwenden Sie die Board-Umriss als Leitfaden: Platzieren Sie zuerst Steckverbinder und benutzerseitige Komponenten, dann arbeiten Sie nach innen.

Eine iterative Platzierungsverfeinerung, oft unterstützt durch 3D-Visualisierung, ist unerlässlich. Einige Millimeter der Anpassung können einen kritischen Routingpfad eröffnen oder einen Schichtwechsel eliminieren.

Layer Management und Stack-Up Design

Bei tragbaren Geräten geht der Trend zu einer Erhöhung der Schichtzahlen bei gleichzeitig geringer Gesamtdicke, wobei dünnere Prepreg- und Kernmaterialien verwendet werden.

  • 6-Schicht: Zwei äußere Signalschichten, zwei innere Masseebenen, zwei innere Power/Signalschichten.
  • 8- bis 12-Schichten: Wird für Designs mit hoher Dichte mit mehreren Leistungsdomänen und Hochgeschwindigkeitssignalen verwendet.
  • HDI (High Density Interconnect)-Stackups: Kombinieren Sie mehrere Mikrovia-Schichten mit herkömmlichen Durchkontaktierungen, um eine höhere Routingdichte zu erzielen, ohne die Dicke zu erhöhen.

Ingenieure müssen Schichten strategisch zuweisen, kritische Signalgruppen zu Schichten zuweisen, die an Referenzebenen zur Impedanzregelung angrenzen, eine oder zwei Schichten für die Leistungsverteilung reservieren (gesplitte Ebenen für unterschiedliche Spannungen), die verbleibenden Schichten für die allgemeine Signalführung verwenden, um eine orthogonale Orientierung zwischen benachbarten Schichten sicherzustellen, um Übersprechen zu reduzieren.

Trace-Weite, Abstand und Clearance-Regeln

Die Optimierung der Leiterbahnabmessungen wirkt sich unmittelbar auf die Routingdichte aus. Für eine bestimmte Strom- und Isolationsanforderung müssen die Konstrukteure die Mindestleiterbahnbreite und den Mindestleiterbahnabstand berechnen, die sowohl den elektrischen als auch den fertigungstechnischen Anforderungen entsprechen.

  • Aktuelle Tragfähigkeit: Verwenden Sie IPC-2152 oder IPC-2221B Standards, um die Breite für einen bestimmten Temperaturanstieg zu bestimmen. In tragbaren Geräten sind die Durchschnittsströme niedrig, aber Spitzenströme (z. B. für HF-Leistungsverstärker) erfordern breitere Spuren oder Kupfergießen.
  • Impedanzsteuerung: Für Hochgeschwindigkeitssignale (DDR, USB, HDMI) bestimmen die Spurbreite und der Abstand zur Bezugsebene die charakteristische Impedanz (typischerweise 50 Ω Single-ended, 90-100 Ω Differential).
  • Fertigungstoleranzen: Mindestspur/-raum kann 3/3 mil (0,076 mm) für Standard-PCBs betragen, aber HDI-Prozesse können 2/2 mil oder sogar 1/1 mil erreichen. Verschärfte Regeln erhöhen Kosten und Ertragsrisiko, also verwenden Sie sie nur, wenn nötig.
  • Clearance to board edge and holes: Keep sufficient clearance (z.B. 0,3 mm from board edge), um Spurenschäden während der Entpanelisierung zu verhindern.

Moderne EDA-Tools ermöglichen es Designern, mehrere Regelsätze zu definieren (z. B. eine enge Regel für Bereiche mit hoher Dichte, eine entspannte Regel für Signale mit geringem Risiko) und sie auf bestimmte Netzklassen oder Regionen anzuwenden.

Über Nutzung und Optimierung

Vias sind für die Weiterleitung von Signalen zwischen Schichten unerlässlich, verbrauchen jedoch die Boardfläche und führen parasitäre Induktivität und Kapazität ein.

  • Via-Size-Reduktion: Standard mechanische Vias haben einen fertigen Lochdurchmesser von 0,2-0,3 mm und Pad Durchmesser von 0,4-0,5 mm. Allerdings sind kleinere Vias (0,15 mm Loch, 0,3 mm Pad) mit fortgeschrittenem Bohren verfügbar. Laser-gebohrte Mikrovias können so klein wie 0,075 mm Loch und 0,15 mm Pad sein.
  • Via-in-Pad: Durch das Platzieren von Vias direkt auf Komponentenpads wird Platz gespart, aber es ist eine Füllung (mit leitfähigem oder nicht leitfähigem Epoxid) erforderlich, um das Löten zu verhindern.
  • Via Tenting: Abdecken über Pads mit Lötmaske, um das Routing über die Via zu ermöglichen, wodurch die nutzbare Fläche erhöht wird.
  • Via-Stitching: Verwenden mehrerer kleiner Vias, um Bodenebenen zu verbinden und gleichzeitig die Induktivität zu minimieren - wesentlich für HF und Energieintegrität.

EDA-Tools ermöglichen eine automatische Einfügung und Mustererzeugung (z.B. über Farmen für BGA-Escape), wobei die manuelle Optimierung die Umordnung von Vias zur Ausrichtung auf Routing-Kanäle und die Entfernung redundanter Vias beinhaltet.

Routing-Algorithmen und manuelle Verfeinerung

Auto-Router haben sich zwar deutlich verbessert, reichen aber für tragbare Designs mit hoher Dichte ohne umfangreiche Benutzerführung selten aus.

  • Interaktives Routing: Verwenden Sie Push-and-Shove-Routing, das vorhandene Spuren dynamisch aus dem Weg räumen kann, wenn eine neue Spur platziert wird.
  • Bus-Routing: Routen parallele Signale gleichzeitig (z.B. Adressbus, Datenbus), um konsistente Länge und Abstand zu gewährleisten.
  • Manuelles Fan-Out: Für BGAs und dichte Steckverbinder, planen Sie manuell das Fluchtmuster (z. B. Dog-Bone vs. Via-in-Pad), bevor Sie Auto-Router für längere Spuren verwenden.
  • Post-Route-Bereinigung: Verwenden Sie automatisch über Glättung, Spurbreitenoptimierung und Freigabeprüfung, um abzuschließen.

Erfahrene Designer behandeln das Routing als einen iterativen Prozess: Layout, Überprüfung, Wiederersetzung von Komponenten, Anpassung von Regeln und Umleitung, bis die Dichte- und Leistungsziele erreicht sind.

Fortgeschrittene Techniken für raumbeschränkte Designs

Wenn grundlegende Techniken nicht ausreichen, um die Formfaktoranforderungen zu erfüllen, müssen Designer ausgefeiltere Ansätze anwenden, die die Grenzen der Standard-PCB-Fertigung überschreiten.

Microvias und HDI Technologie

Mikrovias sind lasergebohrte Vias mit einem Durchmesser von typischerweise weniger als 0,15 mm. Sie können über mehrere Schichten gestapelt oder gestaffelt sein, was eine extrem hohe Routingdichte ermöglicht. HDI-Platten (High Density Interconnect) verwenden Mikrovias, um größere Durchgangsvias zu ersetzen, wodurch Platz auf inneren Schichten frei wird und mehr Routingkanäle auf äußeren Schichten möglich sind.

  • Fan-out von Feinsteil-BGAs (0,4 mm oder kleiner).
  • Leitsignale auf inneren Schichten ohne Oberflächenverbrauch mit großen Vias.
  • Erstellen über Stacks, die als vertikale Verbindungen mit minimalem Footprint fungieren.

Die Gestaltung mit Microvias erfordert eine sorgfältige Stapelplanung: Jeder Microvia-Typ (1-N-1, 2-N-2 usw.) definiert die Anzahl der Laminierzyklen und beeinflusst die Kosten. Für tragbare Geräte mit extremer Dichte ermöglicht "Every-Layer HDI" (ELIC) Mikrovias auf allen Schichten, die Durchkontaktierungen vollständig eliminieren.

Blinde und begrabene Vias

Blinde Vias verbinden eine äußere Schicht mit einer oder mehreren inneren Schichten, aber nicht durch die gesamte Platine. Vergrabene Vias verbinden nur innere Schichten und sind von der Oberfläche aus unsichtbar. Diese Vias verringern die Via-Zahl auf äußeren Schichten, so dass mehr Raum für die Platzierung von Komponenten und Oberflächenführung bleibt. Sie sind besonders nützlich für:

  • Verbinden von Energieflugzeugen ohne Verwendung von Durchkontaktierungen, die die Kontinuität des Bodenflugzeugs unterbrechen würden.
  • Routingsignale unter BGAs, bei denen die Oberfläche eine Prämie hat.
  • Implementierung komplexer Stapel, bei denen nur bestimmte Schichten miteinander verbunden werden müssen.

Der Kompromiss ist höhere Herstellungskosten und längere Vorlaufzeiten, aber der Routing-Dichtegewinn kann erheblich sein.

Eingebettete Komponenten

Die Einbettung von passiven Bauelementen (Widerständen, Kondensatoren) oder auch aktiven ICs in das Leiterplattensubstrat spart die Oberfläche und reduziert die parasitäre Induktivität.

  • Verwendung von vergrabenen Kondensatoren (dünne dielektrische Schichten) zur Entkopplung, Ersatz von oberflächenmontierten Kondensatoren.
  • Einbetten von Widerständen in innere Kupferschichten durch Ätzen von Widerstandsmaterial.
  • Das Einbringen von blanken Stempeln oder verpackten ICs in Hohlräume oder zwischen Schichten und anschließendes Überlaminieren.

Die Technologie für eingebettete Komponenten ist noch relativ spezialisiert und erhöht die Komplexität der Fertigung, bietet jedoch die ultimative Formfaktorreduzierung für Wearables und medizinische Geräte der nächsten Generation.

Flexible und starre PCB-Abschnitte

Flexible Substrate (Polyimid) ermöglichen das Biegen der Platine, die verwendet werden kann, um interne Strukturen zu umwickeln oder in gekrümmte Gehäuse einzufügen. Starrflex-PCBs kombinieren starre Abschnitte für die Montage von Bauteilen mit flexiblen Abschnitten für die Verbindung, wodurch Steckverbinder entfallen und das Gesamtvolumen reduziert wird.

  • Halten Sie den Mindestbiegeradius ein, um Spurenrisse zu vermeiden.
  • Verwenden Sie dynamische Flex-Abschnitte (diejenigen, die sich während der Gerätenutzung bewegen) mit entspannteren Routing-Anforderungen.
  • Verwenden Sie gestaffelte Schichten und Tränenpolster, um die Zuverlässigkeit bei biegesteifen Übergängen zu verbessern.

Flexible Abschnitte können auch als Antennen, Kabelersatz oder Strukturelemente dienen, was sie für ultradünne Geräte wie faltbare Telefone und Smartwatches von unschätzbarem Wert macht.

Signalintegrität und Powerintegrität in kompakten Designs

Bei tragbaren Geräten koexistieren Hochgeschwindigkeitsschnittstellen (USB 3.x, PCIe, MIPI DSI/CSI, DDR4/5) mit empfindlichen Analog- und HF-Schaltungen. Schlechte Routing-Entscheidungen können zu Signalabbau, EMI und Stromversorgungsrauschen führen, was zu Funktionsausfällen führt.

Impedanzsteuerung und Übertragungsleitungen

Bei kritischen Netzen müssen die Konstrukteure kontrollierte Impedanzspuren definieren, indem sie die Spurbreite, die dielektrische Dicke und den Abstand zu den Bezugsebenen festlegen. Bei dünnen Brettern erfordert das Erreichen von 50 Ω oft schmalere Spuren oder breitere Räume zu benachbartem Kupfer.

  • Verwenden Sie integrierte Impedanzrechner im EDA-Tool (z. B. Polar Si8000), um den Stapel zu modellieren.
  • Vermeiden Sie das Routing von Hochgeschwindigkeitssignalen über geteilte Referenzebenen; falls dies unvermeidlich ist, fügen Sie Stitching Vias in der Nähe des Übergangs hinzu.
  • Routendifferenzpaare mit übereinstimmender Länge und gleichbleibendem Abstand, gegebenenfalls unter Verwendung von Mäandern.
  • Simulieren Sie kritische Netze mit einem Feldlöser, um Impedanz und Ausbreitungsverzögerung zu überprüfen.

Power Distribution Network (PDN) Design

Kompaktplatten haben oft nur begrenztes Kupfer für die Stromverteilung, was zu DC-Spannungsabfall und Wechselstromimpedanzproblemen führt.

  • Verwenden Sie spezielle Power-Planes mit so wenig Splits wie möglich, für mehrere Spannungen Kupfer-Gießen auf Signalschichten mit breiten Spuren.
  • Die Entkopplungskondensatoren sind so nah wie möglich an der Last anzubringen, mit kurzen, breiten Leiterbahnen zum Pad und Via, um die Induktivität zu minimieren.
  • Betrachten wir eingebettete Kapazitätsschichten (dünnes Leistungs-/Erddielektrikum) für die Hochfrequenzentkopplung.
  • Simulieren Sie die PDN-Impedanz mit Werkzeugen wie Ansys SIwave oder Cadence Sigrity, um Resonanzspitzen zu identifizieren.

EMI und Crosstalk Mitigation

Die dichte Routing-Methode erhöht das Crosstalk und die EMI.

  • Schutzspuren (geerdetes Kupfer) zwischen lauten und empfindlichen Signalen beibehalten.
  • Verwendung von Erdebenen-Stitching-Vias zur Verringerung der Schleifenfläche für Rückströme.
  • Trennung von Hochgeschwindigkeitssignalen von Analog- und HF-Schaltungen um mindestens das 3-5-fache der dielektrischen Höhe.
  • Erzwingen einer konsistenten Routingrichtung auf benachbarten Schichten (orthogonal), um die Breitseitenkopplung zu minimieren.
  • Hinzufügen von Ferritperlen oder Serienwiderständen auf rauschenden E / A-Leitungen nach Bedarf.

Thermische Routingstrategien

Tragbare Geräte erzeugen Wärme von Prozessoren, Leistungsverstärkern und Batterien, haben jedoch nur einen begrenzten Luftstrom und kleine Kühlkörper. Die Leiterplatte selbst muss Wärme von heißen Komponenten ableiten.

  • Thermal vias: Platzieren Sie Arrays von kleinen Vias unter heißen Komponenten (z. B. Power ICs, LED-Treiber), um Wärme an innere Kupferebenen oder eine dedizierte thermische Schicht zu übertragen. Füllen Sie Vias mit wärmeleitendem Material, wenn möglich.
  • Kupfergießen: Verwenden Sie große Kupferflächen auf äußeren Schichten für die Wärmeverteilung, aber vermeiden Sie es, große getrennte Inseln zu schaffen, die EMI ausstrahlen.
  • Halten Sie wärmeempfindliche Komponenten fern: Routenspuren, die signifikanten Strom (Batterieleitungen) um heiße Stellen herum tragen, um eine Verschärfung der thermischen Belastung zu vermeiden.
  • Layer-Stapup für Wärme: Verwenden Sie in Extremfällen eine Metallkern-PCB (MCPCB) oder fügen Sie thermisches Grenzflächenmaterial zwischen Platine und Chassis hinzu.

Design für die Fertigung (DFM) und Montage Überlegungen

Die Routingdichte hat direkte Auswirkungen auf Ertrag und Kosten. Die DFM-Regeln müssen eingehalten werden, um sicherzustellen, dass die Platine zuverlässig hergestellt und montiert werden kann:

  • Mindestring: Sicherstellen, dass der Bohr-Kupfer-Abstand die Fähigkeiten des Herstellers erfüllt (z. B. 0,1 mm für Mikrovias, 0,15 mm für Durchgangsdurchführungen).
  • Via-in-Pad-Füllung: Geben Sie an, ob Vias mit leitfähigem oder nicht-leitfähigem Epoxid gefüllt werden, und planen Sie die Plattierung des Levels.
  • Maskenausrichtung: Lassen Sie genügend Lotmasken zwischen den Pads, um eine Lotbrücke zu verhindern.
  • Panelisierung: Fügen Sie Werkzeuglöcher und Mausstiche hinzu, die das Routing nicht stören. Verwenden Sie Breakout-Tabs, die von kritischen Spuren entfernt sind.
  • Prüfpunkte: Schließen Sie über oder Pad Testpunkte für ICT- oder Flugsondentests ein, auch in dichten Designs. Sie können auf der Unterseite platziert werden oder unbenutzte Pads verwenden.

Eine frühzeitige Konsultation mit dem PCB-Hersteller wird empfohlen; sie können spezifische Designregeln und -funktionen bereitstellen, die Routing-Entscheidungen beeinflussen.

Tools und Software für optimiertes Routing

Moderne PCB-Design-Tools sind für das Management der Komplexität des Routings in tragbaren Geräten unerlässlich.

  • Constraint Management: Tools wie Altium Designer Constraint Manager oder Cadence Allegro Constraint Manager ermöglichen es, Netzklassen, Abstände, Impedanzziele, Differentialpaarregeln und Längenabgleich zu definieren.
  • Auto-Router mit Strategie: High-End-Auto-Router (z. B. Cadence OrCAD PCB Router, Mentor PADS Router) können dichte Boards handhaben, wenn sie von Topologievorlagen und regionenbasierten Regeln geleitet werden.
  • 3D-Visualisierung: Integrierte 3D-Ansichten helfen dabei, die Freigabe der Komponenten, die Boardumrisse und das Routing im Kontext des Gehäuses zu überprüfen. Tools wie Altium Designer 3D oder SolidWorks PCB-Anschlüsse erleichtern das mechanisch-elektrische Co-Design.
  • Signalintegritätssimulation: Simulieren Sie Pre- und Post-Layout mit Tools wie HyperLynx, Ansys SIwave oder Cadence Sigrity, um Impedanz, Übersprechen und Augendiagramme zu überprüfen, ohne Prototypen zu erstellen.
  • Thermische Simulation: Tools wie FloTHERM oder Ansys Icepak können Hot Spots vorhersagen und thermisch über die Platzierung steuern.
  • DFM-Überprüfung: Verwenden Sie integrierte DRC- oder externe Tools (z. B. Valor, BluePrint-PCB), um Herstellungsprobleme frühzeitig zu erkennen.

Die Wahl des richtigen Tools hängt vom Budget, der Teamerfahrung und der Komplexität des Designs ab. Open-Source-Optionen wie KiCad haben die Einschränkungshandhabung und die 3D-Ansicht verbessert, so dass sie für weniger extreme Designs geeignet sind.

Schlussfolgerung

Die Optimierung des Leiterplatten-Routings für tragbare Geräte unter strengen Formfaktor-Einschränkungen ist eine facettenreiche Disziplin, die Elektrotechnik, mechanisches Bewusstsein und Fertigungswissen miteinander verbindet. Durch die Beherrschung grundlegender Techniken - Komponentenplatzierung, Schichtmanagement über Nutzung und Trace-Optimierung - und die Anwendung fortschrittlicher Methoden wie Microvias, eingebettete Komponenten und Flex-Schaltungen können Designer immer höhere Funktionalität in kleinere Pakete packen. Die Balance zwischen diesen Routing-Strategien mit Signalintegrität, Stromintegrität, Thermomanagement und DFM stellt sicher, dass das Endprodukt nicht nur passt, sondern zuverlässig funktioniert.

Der Schlüssel zum Erfolg ist ein methodischer, iterativer Ansatz: klare mechanische und elektrische Einschränkungen definieren, moderne EDA-Tools nutzen, kritische Aspekte frühzeitig simulieren und eng mit Fertigungspartnern zusammenarbeiten. Da tragbare Geräte weiter schrumpfen und die Fähigkeiten erweitert werden, wird die Fähigkeit zur Optimierung des Leiterplatten-Routings ein entscheidender Wettbewerbsvorteil für Hardware-Ingenieure bleiben.