El papel crítico de los protocolos serie en el diseño moderno de PCB

En electrónica contemporánea, la capacidad de mover datos a alta velocidad entre componentes es no negociable. protocolos de comunicación serie como PCI Express (PCIe) y Universal Serial Bus (USB) se han convertido en la columna vertebral de este movimiento de datos, permitiendo todo desde SSDs de velocidad de relámpago a conexiones periféricas versátiles.Para los ingenieros, el desafío no es sólo para seleccionar estos protocolos, sino para integrarlos en un diseño de tablero de circuito impreso

Ya sea que esté diseñando un módulo IoT compacto o una placa base compleja, los principios de impedancia controlada, routing de pares diferenciales y la colocación adecuada se aplican universalmente. Exploraremos los requisitos específicos de PCIe Gen4/Gen5 y USB 3.x/USB4, y cómo traducir esas especificaciones en una tabla de alto rendimiento y manufacturable.

Comprender los protocolos PCIe y USB en profundidad

Antes de bucear en las reglas de diseño, es esencial apreciar las características eléctricas de cada protocolo. Ambos dependen de la señalización diferencial, donde los datos se transmiten sobre un par de cables con voltaje iguales y opuestos. Esto ofrece una excelente inmunidad de ruido y ayuda a mantener la integridad de la señal en frecuencias altas.

PCI Express: Grupos de Arquitectura y Signal

PCKEe es un bus serial de punto a punto que utiliza carriles dedicados, cada uno que consiste en un par de transmisión y un par de recepción. Un carril es un canal diferencial de dúplex completo. Los sistemas modernos usan múltiples carriles (x1, x4, x8, x16) para escalar ancho de banda. Para un carril PCIe Gen4, la velocidad de datos es 16 GT/s (gigatransfers por segundo), que requiere un seguimiento estricto

USB: desde USB 2.0 a USB4 y Thunderbolt

USB 2.0 utiliza un solo par diferencial (D+/D-) con una velocidad de 480 Mbps y 90 ohms de impedancia diferencial. USB 3.x introduce pares SuperSpeed 2.0 y SSRX operando a 5 GT/s (USB 3.2 Gen 1) o 10 GT/s (USB 3.2 Gen 2), cada uno que requiere 90 ohmios de impedancia diferencial

Consideraciones clave para el diseño de PCB: De la teoría a la disposición

Traducir los requisitos eléctricos en las decisiones de diseño físico es donde se requiere la experiencia real. A continuación se presentan los factores críticos que deben ser abordados durante la fase de diseño.

Control de la impedancia: La Fundación del Diseño de Alta Velocidad

La impedancia controlada no es opcional. La impedancia característica de un trazo se determina por su anchura, su distancia al plano de referencia, y la constante dieléctrica del material PCB. Para PCIe, el objetivo de impedancia diferencial es de 85 ohmios (con una tolerancia típica de ±10%).Para USB 3.x, es de 90 ohmios.

Siempre especifique el requisito de impedancia en su dibujo de fabricación. También, considere el impacto de la máscara de soldadura. Máscara de soldado reduce la impedancia ligeramente, por lo que sus cálculos de premascación deben contabilizar esto. Una buena regla es diseñar una impedancia de 2-3 ohm más alto que el objetivo para compensar el efecto de máscara de soldadura. Para más detalles sobre el control de impedancia, consulte

Integridad de la señal: Reflexiones, Crosstalk y atenuación

Cada discontinuidad en la línea de transmisión causa una reflexión. Vias, conectores y cambios en la anchura de traza todos crean desajustes de impedancia. Para señales de alta velocidad, minimiza el número de vias. Cuando los vias son inevitables (por ejemplo, para cambios de capa), use una técnica de retroceso para eliminar el espaso no utilizado, que de otra manera actúa como una cavidad resonante.

La atenuación se hace significativa en frecuencias altas. Las pérdidas eléctricas aumentan con frecuencia, por lo que para los trazos largos de PCIe (más de 8 pulgadas), considerar el uso de un laminado de baja pérdida como Megtron 6 o Isola Tachyon. El presupuesto de pérdida de inserción para un canal PCIe Gen4 es típicamente alrededor de 20 dB. Los diseñadores deben simular todo el canal de conductor a receptor, incluyendo el conector, para asegurar el cumplimiento.

Senderos de tierra y retorno

Un plano sólido y continuo es esencial para señales de alta velocidad. El plano terrestre proporciona un camino de retorno de baja inductancia para las señales diferenciales. Cualquier brecha o división en el plano terrestre obliga a la corriente a encontrar una ruta alternativa, creando una gran antena de bucle que irradia EMI y degrada la calidad de la señal. Nunca encamine un par diferencial de alta velocidad en un plano de tierra.

Longitud de traza de emparejamiento y control de patídos

Para los pares diferenciales, los dos trazos deben ser igualados en longitud a unos pocos picos de la mandíbula. Esto asegura que la señal diferencial permanece equilibrada. Para PCIe Gen4, el skew intra-pair debe ser inferior a 5 ps, que corresponde a aproximadamente 30-35 mil de la distancia (dependiendo de la demora de propagación).

Para USB 3.x, el bife intrapair para los pares SuperSpeed debe ser inferior a 5 ps, y los dos pares SuperSpeed (SSTX y SSRX) deben ser igualados a dentro de 100 mils para evitar el pinchazo en el conector. USB 2.0 D+/D- es más indulgente, pero al igual que en 50 segundos, todavía reduce el ruido de movimiento común.

Consejos de rutina para PCIe y USB: Técnicas prácticas

Con los fundamentos en su lugar, vamos a centrarnos en el proceso de enrutamiento real. El objetivo es crear un camino que preserve la calidad de señal del controlador al conector.

Reglas de rutina de pares diferenciales

  • Coupling:] Recorra los dos rastros de un par diferencial tan unidos como sea posible (normalmente 5-8 mils borde-a-edge) para mantener un acoplamiento estrecho. Esto reduce la radiación de movimiento común y mejora la inmunidad de ruido.
  • Constant Spacing: Mantener la misma brecha entre el par a lo largo de toda la ruta. Cualquier variación en el espaciamiento cambia la impedancia diferencial. Cuando entras en una almohadilla de conector o a través de una almohadilla, el acoplamiento cambia. Usa un tapiz de impedancia para ampliar gradualmente el espaciamiento cerca de la almohadilla.
  • Evitar 90-Degree Bends: Usar curvas chamfered de 45 grados o arcos curvados con un radio de al menos 3x el ancho de trazo. Los ángulos de afilado crean una discontinuidad capacitiva y aumentan las reflexiones.
  • Mantén las Zonas Extremidades: No enruine otras señales (especialmente relojes o I2C) dentro de 50 mil de un par diferencial. Estas señales de agresor pueden unirse en el par y causar jitter.

Layer Stackup and Via Strategy

Para PCIe Gen3 y superior, utilice un apilamiento de capas que proporciona un plano de referencia sólido adyacente a cada capa de señal. Un apilamiento típico de 4 capas es: señal (top) – tierra – poder – señal (abajo). Las capas superiores y inferiores se utilizan para routing señales de alta velocidad, con el plano terrestre adyacente que proporciona la ruta de retorno. Para tablas más complejas (8+ capas), use un apilamiento simétrico para la fabricación.

El diseño es crítico. Usa el tamaño más pequeño que se fabrica (normalmente 8-10 mil taladros, 16-18 millas) para reducir mediante capacitancia e inductancia. Para PCIe Gen5 a 32 GT/s, considere usar microvias (últimos) con un simulacro de 4 mil para minimizar los efectos de estiba. Coloca un suelo a través de cada señal de baja par para proporcionar un acceso a un camino.

Colocación y ruptura de conectores

Para conectar el conector al borde de la placa, minimizar la distancia al cable y reducir el EMI. Para USB-C, el conector tiene 24 pines, y los pares de alta velocidad se encuentran en el centro del conector. La zona de desintegración está muy congestionada. Recorra los pares SuperSpeed en las capas externas para evitar los problemas.

A menudo es útil referirse a la especificación de USB 3.2] para recomendaciones de desintegración exactas, o la especificación de base de PCIe para la asignación de carriles y límites de rotura.

Prácticas óptimas adicionales para el diseño de alta velocidad Robusto

Más allá de las directrices de diseño básico, varias prácticas complementarias pueden mejorar significativamente la fiabilidad de su diseño.

Integridad de poder y desacoplamiento

Los transientes de alta velocidad dibujan grandes picos de corriente. Colocar condensadores de desacoplamiento cerca de los pines de potencia del controlador y del conector. Para PCIe, utilice un condensador de vracs (10-100 μF) y varios condensadores de bypass de alta frecuencia (0.1 μF y 0.01 μF) en un patrón de red cerca de los pines de suministro de energía.

Protección y Filtro ESD

Los conectores USB están expuestos a descarga electrostática (ESD) de cables y toque humano. Colocar los diodos TVS en las líneas D+/D- y SuperSpeed cerca del conector. Elige un TVS con baja capacitancia (bajo 0,5 pF) para evitar la integridad de la señal degradante. Para PC de alta velocidad USB 2.0, los choques de movimiento común se utilizan a menudo para suprimir el ruido de movimiento común, pero se pueden omitir si el diseño de PCI.

Simulación antes de la fabricación

Para el análisis de la placa de la enfermedad, es necesario que se utilicen herramientas de la PAC como Ansys HFSS o Keysight ADS para modelar el canal desde el conductor hasta el receptor. Simular la reflectometría del tiempo (TDR) y el diagrama de impedancia.

Para una mirada más profunda en los flujos de trabajo de simulación, la página Keysight PCIe diseña y prueba soluciones proporciona recursos valiosos.

Pruebas y validación

Una vez que la tabla se fabrica, la prueba rigurosa es obligatoria. Use un reflector de dominio del tiempo (TDR) para medir la impedancia de los pares diferenciales. Verifique que la impedancia está dentro de ±10% del objetivo. Use un osciloscopio con una sonda de alta velocidad (16 GHz para PCIebit Gen4) para capturar el diagrama de ojos.

Gestión térmica

Los protocolos de alta velocidad generan calor. El controlador PCIe y el controlador de alimentación USB (PD) pueden requerir vias térmicas bajo los paquetes QFN o BGA. Utilice una almohadilla térmica y conectar el rejín expuesto a un plano de tierra con múltiples vias térmicas. Asegúrese de que los rastros de alta velocidad no se enrujen directamente sobre los puntos calientes para evitar una calefacción adicional que pueda alterar la constante del sustrato.

Conclusión: Creación de una Fundación para la Comunicación Confiable de Alto Nivel

Integrar PCIe y USB en un diseño PCB es una disciplina que combina la teoría eléctrica con las restricciones de fabricación prácticas. Al enfocarse en el control de impedancia, integridad de señal, colocación adecuada y en la enrutamiento meticuloso, puede crear un diseño que cumpla con el estricto tiempo y los márgenes de ruido requeridos por los protocolos seriales modernos. Los pasos adicionales de simulación y validación aseguran que el diseño no es sólo teóricamente sonoro, sino también fiable bajo condiciones reales.

Cada proyecto es único, pero los principios básicos siguen siendo constantes. Comience con una pila sólida, haga cumplir reglas estrictas de enrutamiento para pares diferenciales, y nunca subestime la importancia de una ruta de retorno limpia. A medida que las tasas de datos sigan subiendo – PCIe Gen6 alcanzará 64 GT/s – las mismas mejores prácticas se volverán aún más críticas.