En la búsqueda incesante de latencia inferior para redes de alta frecuencia, incluyendo 5G, 6G y más allá, todos los microsegundos cuentan. Mientras que mucha atención se centra en el acceso a la radio y el procesamiento de la red central, la capa de transporte óptico suele albergar retrasos ocultos.El receptor óptico, el componente que convierte la luz en señales eléctricas, es un nodo crítico donde las opciones de diseño pueden agregar o substrar la sensibilidad de la ulsión final al diseño.

El papel crítico de los receptores ópticos en redes de latencia-sensiva

Las redes de alta frecuencia dependen de la fibra óptica para interconexión de backhaul, fronthaul y data-center. El receptor óptico se sienta al punto final de cada enlace de fibra, encargado de la fotodetección y recuperación de señales. Su velocidad y precisión determinan directamente cuán rápido se puede extraer un paquete del dominio óptico. Incluso unos pocos nanosegundos de retraso de receptor añadido pueden acumularse a través de docenas de enlaces, empujando los servicios de aplicaciones de aplicaciones de aplicaciones de extremos.

Más allá de la velocidad de conversión cruda, el diseño del receptor afecta la capacidad de mantener bajas tasas de bit-error bajo altas tasas de datos. Cualquier retransmisión causada por errores añade latencia catastrófica. Por lo tanto, la optimización del receptor debe equilibrar la velocidad de conversión, el rendimiento del ruido y el consumo de energía.

Factores de diseño influencia de la eficiencia del sistema

Tiempo de respuesta de fotodetector

El fotodetector —típicamente un diodo PIN o fotodiodo avalanche (APD)— es el primer contribuyente de latencia. Su tiempo de respuesta se rige por dos fenómenos: tiempo de tránsito y constante de tiempo RC. El tiempo de tránsito es el intervalo requerido para los portadores generados por fotos para derivar a través de la región de agotamiento; dicta el límite de velocidad intrínseca del material.

Sin embargo, la subida de la banda de alta velocidad [FLT] y la resistencia a la carga (R) forman una constante de tiempo RC que limita el ancho de banda 3-dB del detector. Un fotodetector con un ancho de banda de 30 GHz puede soportar teóricamente 50 Gbaud señalización, pero cualquier impedancia puede introducir retrasos en la onda de grupo, agregando distorsión de fase que se manifiesta como latancia.

Avalanche photodiodes] ofrece mayor sensibilidad pero introduce el ruido de multiplicación y el tiempo de acumulación de portadores extra durante el proceso de avalancha. Esta acumulación de avalancha puede añadir decenas de picos de retraso, que, cuando se multiplican en muchas etapas, se vuelve no-negible. Para enlaces de foto de baja latencia, PIN fotodiodes son preferidas virtualmente menor sensibilidad

Recuperación de frente electrónico y bloqueo

Después de la fotodetección, la fotocorriente débil debe ser amplificada y digitalizada. El amplificador de transimedancia (TIA) es la primera etapa activa. Su diseño influye fuertemente en la latencia: un TIA con un producto de ancho de banda de alta ganancia puede establecerse más rápido, pero cualquier pico o superposición en su respuesta de frecuencia añade la variación de grupo. Además, el TIA debe conducir limitaciones de bordes límite posteriores (LA)

El sistema de recuperación de datos (CDR) suele ser la fuente más grande de latencia receptora. Un CDR emplea normalmente un bucle bloqueado por fase (PLL) que se bloquea en los bordes de datos entrantes. El ancho de banda del filtro determina cuan rápido el PLL puede rastrear el sistema de retardo de fase proporcional a la constante del tiempo del filtro.

Para receptores coherentes, el procesador de señal digital (DSP) añade la mayor latencia, a menudo varios cientos de nanosegundos a varios microsegundos. Un múltiplexing de longitud de onda densa (DWDM) coherente enlace usando doble poliarización 64-QAM puede requerir cientos de grifos para la compensación de dispersión cromática, cada tap que añade un retraso de tubería.

Corrección de errores de igualación y futuro

En redes de alta frecuencia, se deben equiparar las distorsiones de señal debido a la dispersión cromática (CD), la dispersión del modo de polarización (PMD), y las limitaciones del ancho de banda. Un ecualizador estándar de alimentación (FFE) con grifos K introduce un retraso igual a (K −1)/2 periodos de símbolo. Para un sistema de 50 GBaud y 31 grifos, esto equivale a 300 ps por ecusión de números de retraso de la tomas.

La corrección de errores de futuro (FEC) es otro contribuyente de latencia sustancial. Un FEC de la dureza típica (por ejemplo, RS(544,514)) añade una latencia de varias decenas de microsegundos debido a la profundidad de procesamiento iterativa del decodificador y la profundidad del amortiguador.

Impacto de la arquitectura receptora en la eficiencia

La elección entre detección directa y detección coherente tiene un impacto global en latencia. La detección directa (también llamada IM/DD-intensidad modulación/detección directa) es inherentemente más simple: la fotodioda muestra directamente la intensidad de la señal óptica, que requiere sólo un TIA y un circuito de recuperación de relojes. La ausencia de un oscilador local (LO) y la recuperación compleja de fase/frecuencia≤ significa que la cadena de receptor completo puede ser implementado

La detección coherente, por otro lado, utiliza una LO para mezclar la señal entrante, recuperando la amplitud y la información de fase. Esto permite una mayor eficiencia espectral y mayor alcance pero obliga al receptor a realizar una estimación de compensación masiva de frecuencias, recuperación de fases de portador, igualación de CD y compensación de PMD. Receptores coherentes de estado de arte con ASICs de 7 nm puede tener substancias DSP de larga duración

Los receptores de litros hereditarios] son un compromiso emergente. Aplican un subconjunto de la DSP completa (por ejemplo, sólo compensación de dispersión cromática y recuperación básica de portadores) y utilizan formatos de modulación más simples como DP-QPSK. Al reducir el número de tapones y el esquiamiento de FEC, estos receptores pueden reducir la la latencia a unos pocos cientos de nanosegundos segundos de la coherencia.

Fotonicos integrados y Co-Paquete

Los componentes ópticos discretos conectados por enlaces de alambre y portaobjetos de fibra introducen capacitancia parasitaria e inductancia que degradan el ancho de banda y añaden retraso. Receptores fotonicos integrados, como fotonicos de silicio (SiPh) o fosfido indio (InP) de los chips integrados fotonicos (PIC), eliminan muchos de estos paras mediante la integración monolítica del fotodetector, Tulaens

Co-empaquetado óptica, donde el motor óptico se coloca directamente al lado del interruptor ASIC, reduce aún más latencia eliminando los rastros impresos de la placa de circuito que conectan el receptor a los picos SerDe. Empresas como IEEE 802.3 Más allá de 10 km y el OIF (Foro de interfaz de usuario óptico)[FLT3

Estrategias para minimizar latencia en el diseño óptico del receptor

Los ingenieros pueden aplicar varias técnicas concretas para reducir la latencia de los receptores sin comprometer otras métricas de rendimiento. A continuación se presenta un resumen de estrategias probadas, agrupadas por dominio de diseño.

Optimizaciones de nivel de componentes

  • Seleccione fotodetecdores con el tiempo de tránsito más rápido] para la tasa de datos objetivo. Los detectores Uniphotonic (por ejemplo, UTC-PD) muestran tiempos de tránsito muy bajos (sub-picosecond) y son ideales para los sistemas √100 Gbaud.
  • Minimizar la capacitancia de entrada TIA utilizando transistores bipolares de heterojunción (HBTs) con alta fT y fmax. Un TIA con un ancho de banda 3-dB 70% de la tasa de baudio puede proporcionar suficiente ajuste sin sobresueldo.
  • Utilizar amplificadores con baja variación de demoras de grupo]. Evite los diseños de varias etapas a menos que sea absolutamente necesario; cada etapa añade aproximadamente 10-20 ps de retraso.
  • ]Integrar el CDR en el ecualizador de alimentación] para eliminar el tiempo de adquisición de PLL. Los receptores de moda de bichos para aplicaciones altamente sensibles a latencia pueden usar una arquitectura “nunca-toma” que descarte los primeros bits pero consigue tiempo de bloqueo cerca de cero.

Arquitectura y opciones de nivel de sistema

  • Detección directa de esfuerzos sobre detección coherente] para enlaces donde la eficiencia espectral no es el factor limitante. En el fronthaul 5G con 10 km de alcance, IM/DD sigue siendo el campeón de baja latencia.
  • ]Emplear mínima FEC] y elegir códigos de baja latencia como códigos de escaleras con longitudes de bloque corto (por ejemplo, 64×64).El tejido del centro de datos de Apple M1 utiliza un FEC de baja latencia patentado que añade sólo 50 ns.
  • Reducir la complejidad DSP] utilizando los ecualizadores adaptables que desactivan dinámicamente los grifos para canales con baja dispersión. Los ecualizadores basados en el aprendizaje automático pueden prescindir los recuentos de los grifos en más del 50% sin empeorar las tasas de error.
  • Utilizar el impulso óptico de pre-amplificador (por ejemplo, amplificador de fibra dopado de erbium) en el receptor para mejorar SNR, permitiendo así formatos de modulación más simples y menos etapas DSP.

Mejoras de empaquetado e interconexión

  • Adopt flip-chip bonding] para el fotodetector del chip TIA, reduciendo la inductancia de enlace a un enlace inferior a 50 pH. Esto mejora el ancho de banda en >30% en comparación con la unión de alambre.
  • Implement throughs (TSVs)] en el PIC para llevar señales verticalmente al paquete, reduciendo la longitud y el retraso de traza.
  • Use sustratos RF de baja pérdida (por ejemplo, Rogers 4003) para el módulo receptor para minimizar la pérdida dieléctrica que puede ralentizar los bordes de señal y aumentar la latencia efectiva debido a ISI.

Estas estrategias no son mutuamente excluyentes; un receptor bien optimizado a menudo combina varios. Por ejemplo, un módulo coherente de 400 ZR que apunta a la baja latencia puede utilizar un UTC-PD, un PIC SiPh con TSVs, un CDR con arquitectura de uso de alimentos y una escalera ligera FEC. La latencia resultante puede ser inferior a 500 ns, competitiva con muchos enlaces de detección directa.

Tendencias futuras: Arquitecturas de Receptores de Ultralow-Latency

Mientras que los datos empujan más allá de 1 Tbps por longitud de onda, las restricciones de latencia se reforzarán. Los investigadores están explorando varias vías prometedoras. Detección de nivel de foto utilizando diodos avalancha de un solo fotón (SPADs) pueden teóricamente alcanzar cero tiempo muerto, pero la operación de foto de SPAD delgada (100 ps) limita el uso práctico subreducción [LT:2]

En el lado electrónico, la igualación análoga combinado con el procesamiento de señales totalmente ópticos puede eliminar el DSP por completo. Por ejemplo, mediante la mezcla de cuatro ondas o la modulación de la fase transversal en fibras ópticas no lineales para realizar la compensación de dispersión antes de la fotodetección podría evitar la la la la la la latencia óptica total[LT4].

La creciente adopción de ] conmutación de circuitos ópticos en redes de centro de datos de alta frecuencia también coloca nuevas demandas en la latencia del receptor. Aquí, el receptor debe bloquear rápidamente una explosión de datos que provienen de una fuente diferente sin una secuencia de preámbulos largos o de entrenamiento.

Conclusión

El diseño óptico de receptor es un determinante primario de la latencia del sistema en redes de alta frecuencia. Desde el tiempo de tránsito del fotodetector hasta la profundidad del gasoducto del DSP, cada componente añade un retraso fraccional que debe ser manejado cuidadosamente. Al seleccionar los materiales fotodetector apropiados, optimizando el front-end electrónico, eligiendo la arquitectura correcta (detección directa vs. coherente) y empleando innovaciones de baja latencia de la