Table of Contents
Este sistema de gestión de potencias FGA de alto nivel ofrece un diseño de potencia de bajo nivel y una capacidad de gestión de potencia de bajo nivel de potencia, y permite que los equipos de control de potencia sean eficientes y que se adapten a la necesidad de un sistema de gestión de energía de bajo nivel de potencia.
El paisaje de poder de las FPGAs móviles
· El rendimiento de la función de la energía de la energía es esencial para la optimización.El poder total Ptotal consiste en dos componentes principales: ]
El poder estatico resulta de las corrientes de fuga que fluyen incluso cuando los transistores no están cambiando. A medida que la tecnología de fabricación avanza a 28 nm, 16 nm y debajo, fugas sub-tenidas, fuga de puerta y fuga de unión se hacen significativas. A diferencia de la potencia dinámica, el poder estático se ve fuertemente afectado por la temperatura y el proceso de variación.
Las aplicaciones móviles añaden más limitaciones: el voltaje de suministro es normalmente fijado por el sistema PMIC, el espacio para componentes de suministro de energía es limitado, y el FPGA suele compartir una interfaz térmica con otros chips de alta densidad. Una estrategia de optimización eficaz debe abordar el comportamiento de silicio intrínseco y el entorno del sistema circundante.
Técnicas de optimización de potencia de tiempo de diseño
Se pueden lograr ahorros de energía sustanciales antes de que el FPGA se programe en un tablero. Estas técnicas se centran en el RTL, la lista neta, el flujo de implementación y el diseño físico. Comenzar con una mentalidad de conocimiento de energía durante la definición de arquitectura produce el mayor impacto.
Herramientas de síntesis y aplicación de software de energía
Moderno entornos de desarrollo FPGA ofrecen potentes motores de estimación de potencia y optimización. Herramientas como el analizador de potencia de Xilinx Vivado power opt, Intel Quartus Prime's Power Analyzer y Lattice Radiant puede identificar puntos calientes, insertar automáticamente el gating de relojes y aplicar la optimización de múltiples VT[LT]
Optimización lógica y de rutina en el nivel RTL
Las opciones de RTL son muy pequeñas y pueden afectar drásticamente el poder dinámico. El bloqueo de la gating sigue siendo la técnica más eficaz: el reloj de los registros no utilizados activamente impide que todo el árbol de relojes de flujo de toggling, eliminando el poder dinámico en ambos volquetes y la gran red de distribución de relojes capacitivos.
Más allá de los relojes, aislamiento operativo impide que las unidades aritméticas computan cuando no se necesitan salidas. Por ejemplo, un bloque multiacumulado utilizado sólo durante ciertas etapas de procesamiento debe tener sus entradas obligadas a cero cuando se detienen las redes internas. Recurso compartido
El funcionamiento de las máquinas de conexión de flujo de presión es un importante factor de potencia dinámica, ya que los cables de interconexión programables tienen una alta capacitancia. La congestión de derivación aumenta tanto la capacidad como el crosstalk, elevando la potencia dinámica y parasitaria.
Multi-Threshold Voltage y selección de células
La mayoría de las familias de Intel FPGA ofrecen primitivos celulares con diferentes voltajes umbral (Vt). Las células de alta velocidad filtran menos corriente pero son más lentas; las células de baja velocidad son rápidas pero fugas. Herramientas de implementación en Quartus Prime (flujo de optimización de potencia) o Vivado (sintesis de potencia) pueden cambiar automáticamente las células de rendimiento de velocidad crítica a baja mientras mantiene caminos no críticos
Reducción de la energía del Path y la memoria
Los bloques de memoria (BRAMs) y las rodajas DSP son a menudo los mayores contribuyentes de potencia únicos en aceleradores móviles. Cuando un algoritmo accede bloquea la RAM con frecuencia, los circuitos pre-carga y anclaje de bits pueden quemar la potencia dinámica rápidamente. Permitir modo de potencia inferior en BRAMs (donde se admite) reduce la corriente estática a expensando el número de acceso ligeramente mayor
En el lado de la ruta de datos, inversion de autobuses] y esquemas de codificación de datos reducen las transiciones en autobuses cargados. Las direcciones de codificación gris en un autobús de memoria de alta velocidad pueden reducir la distancia media de Hamming entre los accesos sucesivos en la mitad, disminuyendo el 25% de actividad de toggle automáticamente en el bus interconexión
Directivas y Limitaciones de la Sintesis para el Poder
Las herramientas de síntesis de proveedores permiten a los diseñadores controlar las transformaciones relacionadas con el poder explícitamente. En Xilinx Vivado, establecer la estrategia para "Explorar" puede desencadenar una reestructuración lógica que reduce la actividad de conmutación. Intel Quartus Prime ofrece el ajuste que inserta automáticamente el control del reloj y reduce la potencia de enrutamiento.
Estrategias dinámicas de gestión de energía
Las medidas de diseño establecen una base de referencia de baja potencia, pero los dispositivos móviles exigen una adaptabilidad de tiempo de ejecución para ajustarse a la carga de trabajo y el presupuesto de energía variables.
Power Gating y Reconfiguración parcial
El control de potencia de la FPGA se desconecta físicamente de la energía de la energía de la unidad de alimentación, eliminando tanto la energía estática como la dinámica de la región. Las islas de potencia de la IMP de la INC de la IGF permiten a los diseñadores apagar bloques de la lógica de la IGN sin afectar a las regiones activas adyacentes.
Escalada dinámica de tensión y frecuencia (DVFS)
DVFS es un elemento básico de gestión de potencia de procesadores móviles y cada vez más disponible para FPGAs. Mediante el ajuste dinámico de tensión y frecuencia de relojes en respuesta a las exigencias de rendimiento, DVFS explota la relación cuadrática P ⁇ V2f.
Gestión de potencia activa mediante la optimización del árbol del reloj
La red de distribución de relojes en un FPGA puede consumir 20-40% de potencia dinámica total incluso cuando ninguna lógica se mueve. Clock segmentación de dominio permite a los diseñadores desactivar completamente los árboles de reloj para regiones no utilizadas. Usar un dominio PLL que cambia dinámicamente frecuencias de salida y apaga los productos secundarios ahorra potencia.
Cierre de dominio y reducción de parches en tiempo de ejecución
Los grietas generados durante los cruces de dominios de reloj asincrónico pueden causar un poder dinámico excesivo. Todos los diseños FPGA móviles deben utilizar sincronizadores robustos (con base de dos pisos o FIFO) y la lógica no relacionada en dominios de reloj separados que pueden ser cerrados o escalados de forma independiente.
Enfoques de integración de hardware y sistemas
Incluso eficiente FPGA de residuos de silicio potencia si el diseño de nivel de la junta es pobre. Las estrategias de nivel de hardware abarcan la selección de dispositivos, la entrega de energía y el diseño térmico, formando la base para todas las optimizaciones de nivel de software.
Selección de la familia FPGA de bajo nivel derecho
El sistema de control de baterías (FLT) es el más alto de la serie [FLT] [FLT], que permite la utilización de la energía de la batería [FLT] [FLT].
Diseño y eficiencia de la fuente de alimentación
La red de suministro de energía N afecta directamente a la eficiencia energética y la integridad de la señal.Los reguladores de conmutación ofrecen eficiencias de conversión superiores al 90%, pero la salida puede combinarse en bloques análogos sensibles. Una técnica móvil común está usando un convertidor de alto rendimiento para el suministro de núcleo seguido por un regulador lineal de baja emisión (LDO) para proporcionar tensión de baja densidad de la PLL y los suministros de transceptor.
PCB Diseño y Gestión Termal
El sistema de filtración FPGA permite reducir la temperatura de los 10°C, con un sistema de transmisión de temperaturas de alta temperatura y un sistema de transmisión de temperatura de alta temperatura. En dispositivos móviles compactos, los disipadores de calor dedicados son raramente factibles, por lo que Sembración térmica basada en PCB (FLT:1) con grandes vertientes de cobre conectados al almohadilla térmica de FPGA
Mejores prácticas para la integración móvil FPGA
La optimización efectiva de la energía no es una actividad única; debe estar incrustada en todo el flujo de desarrollo de la arquitectura a la afinación posterior al despliegue. Las siguientes prácticas ayudan a institucionalizar la eficiencia energética en todo el ciclo de vida del proyecto.
Flujo de potencia de generación y estimación
El análisis de potencia no puede depender de las adivinanzas.Los ingenieros deben generar datos realistas de la simulación de nivel de puerta usando cargas móviles representativas, por ejemplo, una típica explosión de 30 segundos del procesamiento de marcos de cámara seguido de idle. Exportar un archivo SAIF o VCD y alimentarlo al analizador de potencia de proveedores produce descomposición de energía por módulo, tipo (disnómica vs estáticas) y proporciona una actualización de rit.
Software-Hardware Co-Design for Power
En un sistema móvil, el FPGA raramente funciona en forma aislada. Un procesador de aplicaciones o MCU puede orquestar estados de potencia a través de una sencilla interfaz SPI/I2C. Los desarrolladores deben definir modos de potencia: activo, ocio, sueño, hibernado y exponerlos a la pila de software. Cuando el sistema entra en espera, el procesador envía un comando para cerrar la isla de energía FPGA rápidamente o hacer una copia de seguridad externa.
Monitorización continua y optimización adaptativa
Los dispositivos móviles desplegados experimentan una amplia gama de condiciones ambientales y de uso. Muchos FPGA modernos incluyen voltaje en chip, temperatura y monitores actuales accesibles a través de JTAG interno o ADCs dedicados. Un daemon de software ligero en el procesador de aplicaciones puede leer periódicamente sensores y ajustar los niveles de DVFS o activar la medición de potencia en tiempo real.
Conclusión
Optimizar el consumo de energía FPGA para dispositivos móviles es un desafío multidimensional que requiere atención de la arquitectura mediante la integración del sistema y el funcionamiento del campo. Combinando técnicas de diseño-tiempo-s de síntesis, gatito de reloj, optimización multi-Vt y codificación de datos-con estrategias de tiempo de ejecución como DVFS, gatito de potencia y reconfiguración parcial, los ingenieros pueden eliminar milliwattts innecesarios.