Diseño de convertidores analógicos de alta velocidad (ADCs) para la navegación de los vehículos autónomos y de lidro es una disciplina que empuja los límites de la física semiconductora, el diseño de circuitos y la integración del sistema. A medida que los vehículos autónomos se mueven de prototipos experimentales a flotas de producción, la demanda de ADCs que pueden alcanzar simultáneamente las tasas de conversión de la luz de alta calidad (GSPS)

El papel de los ADC en las cadenas de letal de la criba

Los sistemas de lidar modernos emiten pulsos láser cortos, a menudo en el rango de picosegundo a nanosegundo, y miden el tiempo de vuelo de la luz reflejada. El receptor de extremo frontal convierte el retorno óptico en una corriente, lo amplifica y lo alimenta en un ADC. El ADC debe mostrar esta señal a tasas que preservan la forma y el tiempo del pulso; incluso unos pocos picos segundos de jitter pueden traducirse en errores.

Más allá del tiempo de vuelo, el lidar de onda continua modulada de frecuencia (FMCW) requiere una detección coherente, donde el ADC captura la frecuencia de latido entre el chirp transmitido y la señal de retorno. Este enfoque impone aún más estrictos requisitos de linearidad y ruido, a menudo exigentes ratio lit12-bit ENOB en anchos de banda multi-GHz. Ya sea para el tiempo de detección máxima o coherente FMCW

Principales desafíos de diseño para los ADC de alto nivel

Desarrollar ADCs que operan a frecuencias superiores a 1 GHz manteniendo la precisión necesaria para la navegación autónoma presenta un conjunto multifacético de desafíos, que pueden agruparse en cuatro áreas principales: integridad de señal, disipación de energía, resolución vs. cambio de velocidad, y latencia.

Integridad de señal en frecuencias multi-GHz

A las tasas de muestreo superiores a 1 SGP, cada alambre de traza y de enlace se convierte en una línea de transmisión. Desigualdades de impedancia, capacitancias parasitarias y interferencia electromagnética (EMI) pueden degradar la señal analógica antes de que llegue al convertidor. Los ingenieros deben diseñar entradas cuidadosamente blindadas, utilizar señalización diferencial y aplicar la terminación de ruido en chip para mantener una vía de señal limpia.

Disipación de energía y gestión térmica

Los ADC de alta velocidad son de potencia. Un convertidor típico de 4-GSPS, de 12 bits puede disipar varias vatios, y en un vehículo con múltiples unidades de lidar, que el calor debe ser eliminado sin enfriamiento activo del líquido. Eficiencia de potencia (medida en pJ/conversión-paso) es una figura crítica de mérito.

Resolución vs. Transparencia de la velocidad

La resolución superior frena la conversión porque cada bit requiere etapas adicionales de comparación o ciclos de conversión. Para el lidar, las resoluciones típicas van de 10 a 14 bits. Los ADC de 10 bits pueden alcanzar velocidades muy altas (por ejemplo, 10 GSPS) pero proporcionan un rango dinámico limitado, mientras que los convertidores de 14 bits ofrecen una linealidad superior para señales débiles pero pueden superarse en 2‐3 GSPS.

Baja resistencia para el control en tiempo real

Los vehículos autónomos deben reaccionar en milisegundos. Las demoras de la tubería a través de la ADC y la cadena de procesamiento posterior se acumulan. Para decisiones críticas como frenado de emergencia, incluso algunos microsegundos de la latencia de conversión de ADC pueden ser problemáticos. Los ADCs con tuberías introducen una latencia determinista de varios ciclos de reloj, mientras que las arquitecturas de regulación flash y sucesiva ofrecen menor retraso.

Metrices de rendimiento crítico para los ADC de los Lidar

Más allá de la tasa de muestreo y resolución, varias métricas menos obvias determinan si un ADC es adecuado para el lidar automotriz.

  • Número de bits (ENOB): La resolución actual y limitada al ruido a la frecuencia de interés. Un ADC de 12 bits sólo puede entregar 9.5 ENOB a 1 entrada GHz. Los diseñadores de los labios necesitan conocer el ENOB a través del ancho de banda de entrada completo, no sólo en DC.
  • Excursión dinámica libre (SFDR): Los productos de armónica e intermodulación pueden enmascarar pequeñas señales de retorno. Los sistemas de SFDR deben ser √70 dBc para los sistemas FMCW para prevenir las falsas detecciones.
  • ]Densidad de entrada de ruido: Expresada en nV/√Hz, esto debe ser lo suficientemente bajo para resolver señales cerca del suelo de ruido del fotodetector. Exceso El ruido de ADC limita el rango máximo detectable.
  • Clock Jitter: Como se ha discutido, el jitter degrada SNR. ADCs de grado automotriz para el lidar especifica normalmente el jitter debajo de 100 fs (RMS).
  • Proporción de rechace de fuente de potencia (PSRR): Los entornos eléctricos automotrices son ruidosos. La ADC debe rechazar las fluctuaciones de ferrocarril para evitar el acoplamiento en la vía de señal.
  • ] Estabilidad de la temperatura: Se debe minimizar la ganancia y la desviación de los circuitos de temperatura automotriz de ‐40°C a +125°C, a menudo mediante el corte en chip o bucles de calibración digital.

Arquitecturas ADC para Lidar de alta velocidad

Ninguna arquitectura ADC es óptima para todas las aplicaciones de la lima. La elección depende de la combinación necesaria de velocidad, resolución, potencia y recuento de canales.

Flash ADCs

Los convertidores Flash utilizan un banco de comparadores para realizar la conversión en un único ciclo de relojes, alcanzando las velocidades más altas (tensos de SGP). Sin embargo, el recuento comparador crece exponencialmente con resolución (2N]-1 comparadores para los bits N), lo que los hace imprácticos más allá de 8-10 bits debido a la potencia y área.

Pípelined ADCs

Las arquitecturas pipelined rompen la conversión en varias etapas, cada una con su propia muestra-y-hold, ADC de baja resolución, y amplificador de residuos. Ofrecen un buen equilibrio de velocidad (hasta varios GSPS) y resolución (12‐14 bits). El consumo de energía es moderado, y latencia es unos pocos ciclos de reloj. Los ADCs pipelined dominan los receptores de lípidos de alto rendimiento de hoy.

ADCs (SAR)

Los ADC SAR son conocidos por su excelente eficiencia de potencia y pequeña área. Los convertidores tradicionales SAR se limitan a unos pocos cientos MSPS, pero con interleatorios temporales (utilizando muchos núcleos SAR en paralelo), las velocidades pueden llegar a varios GSPS. El trade‐off es mayor complejidad en el reloj y calibración para cancelar los desajustes intercanal.

ADCs entrelazados

El interconversor de tiempo es una técnica que se puede aplicar a cualquier núcleo subyacente (pipelined, SAR, o incluso flash). Al operar M ADCs paralelos con relojes escalofriantes, la tasa de muestreo efectiva se multiplica por M. El principal desafío es el desajuste: ganancia, offset, tiempo de funcionamiento y ancho de banda de diferencias entre canales crean espuelas en el espectro de salida.

Técnicas avanzadas para el rendimiento de la boosta

Para empujar los ADC más allá de los límites convencionales, los ingenieros están adoptando una gama de técnicas avanzadas de diseño y calibración.

Calibración digital y ajuste de fondo

Las imperfecciones analógicas, los desiguimientos de componentes, la ganancia de op-amp finito, las no linearidades capacitoras, pueden corregirse en el dominio digital. Muchos ADC modernos incluyen DSP de alta velocidad que monitoriza continuamente la salida digital y ajusta los coeficientes de calibración para ganar, compensar, linearidad e incluso el tiempo de trabajo. Esto permite que la ADC mantenga un alto rendimiento sobre la temperatura y el software sin necesidad de intervención.

Detección de Coherentes y Demodulación I/Q

Para el lidar FMCW, el ADC a menudo digitaliza directamente la señal de frecuencia intermedia (IF) después de la mezcla óptica. El requisito es menos sobre la tasa de muestreo crudo y más sobre el amplio rango dinámico y el ruido de fase baja. Algunos diseños integran la demodulación I/Q en el chip ADC, reduciendo la complejidad de la parte delantera analógica y mejorando la figura de ruido.

Sincronización de canales y canales múltiples

Los párpados de rayos de fase utilizan muchos canales paralelos para dirigir el haz electrónicamente. Cada canal requiere un ADC dedicado, y todos deben estar sincronizados por fase para mantener los pesos de forma de haz precisos. Los mecanismos de sincronización multichip, como la subclase 1 de JESD204B, son esenciales para escalar los arrays ADC sin perder coherencia.

Sobresampling y Noise Shaping

En aplicaciones donde el ancho de banda de señal de lidar es más estrecho que la frecuencia de muestra máxima de ADC, el oversampling combinado con el ruido (continuous‐time delta‐sigma modulation) puede aumentar el SNR de banda interna. Aunque los ADCs delta‐sigma están tradicionalmente limitados a frecuencias de audio y menor-IF, investigaciones recientes han producido convertidores de baja resolución con 1‐2 GSPS

Tecnologías semiconductoras que conducen el rendimiento de ADC

La elección del proceso de fabricación influye fuertemente en la velocidad y el poder alcanzables de un ADC de alta velocidad.

  • CMOS FinFET (16nm, 7nm): Ofrece un excelente rendimiento digital para la calibración y DSP, al tiempo que proporciona una alta velocidad analógica (ft √3300 GHz). La eficiencia energética es de primera clase, pero el rendimiento analógico (mapa, linealidad) requiere un diseño cuidadoso de circuitos para superar la muy baja ganancia intrínseca de FinFETs.
  • SiGe BiCMOS: Combina transistores bipolar de alta velocidad (fT √500 GHz) con lógica CMOS. Ideal para extremos frontales de alta frecuencia (por ejemplo, √≥10 GHz de entrada ancho de banda) y de baja velocidad. SiGe se utiliza en algunos de los GSP+40 más rápidos.
  • GaAs e InP HBT: reservado para las velocidades más extremas (Concentr 100 GSPS) donde incluso SiGe no puede alcanzar. Estos procesos exóticos son costosos y tienen una integración limitada, pero aparecen en sistemas de lidar de grado de investigación para aplicaciones espaciales y militares.

Consideraciones de integración y desarrollo de sistemas

Los ADC de alta velocidad no funcionan de forma aislada; deben integrarse en la unidad de control electrónico del vehículo (ECU) junto con sensores, FPGAs y ICs de gestión de energía.

  • ]Co-design térmico: La disipación de potencia de ADC debe ser compatible con la solución de refrigeración de la ECU. En algunos diseños, los ADCs de párpados comparten un sintonizador de calor común con el aire forzado o refrigeración de líquidos. Las temperaturas de unión deben permanecer por debajo de 125°C para evitar problemas de confiabilidad.
  • EMI y EMC: Los ADC de grado automotriz deben cumplir con los límites CISPR 25 Clase 5. Los paquetes escudriñados, las cuentas de ferrite en las líneas de suministro, y las pilas de capas de PCB cuidados son estándar. La señalización diferencial del fotodetector de lidar a la ADC ayuda a rechazar el ruido común de modo.
  • ]Interfaz de datos: Las interfaces de serie de alta velocidad como JESD204B/C son ahora estándar para transferir datos multi-GSPS a una FPGA o ASIC. La tasa de carriles puede alcanzar 28 Gbps, requiriendo técnicas de igualación y una integridad de señal cuidadosa en el tablero.
  • Seguridad de la acción:] La conducción autónoma requiere ADCs que cumplan con los niveles ASIL-B o ASIL-D. Las características de auto-prueba incorporadas (BIST) y de redundancia (por ejemplo, núcleos dual-ADC) son cada vez más comunes para detectar fallas sin desactivar el sensor.

Tendencias futuras en los ADC de Lidar

El impulso implacable para un mayor rendimiento, menor costo y mayor seguridad está impulsando varias tendencias emergentes.

In‐Pixel y Columna‐Parallel ADCs

Los sensores de lidar de estado sólido y flash se están moviendo hacia grandes arrays de diodos avalanche de un solo fotón (SPADs) o modo lineal APDs. Para evitar un masivo bloqueo de datos fuera de chip, los diseñadores están integrando pequeños ADCs directamente dentro de cada pixel o columna. Los convertidores de SAR interleavados por el tiempo o de un solo pendiente pueden fabricarse en el mismo proceso CMOS que permite a millones de fotodetecdores.

Máquina de aprendizaje - Calibración y corrección

Las redes neuronales entrenadas en mapas de desajustes y no linealidad específicos pueden predecir y corregir errores de ADC en tiempo real. Este enfoque promete relajar los requisitos de diseño analógico, permitiendo componentes de menor grado manteniendo la precisión del sistema. Algunas investigaciones ya muestran una mejora de 2 a 3 bits de ENOB utilizando la corrección de ML en chip.

ADCs de apoyo fotonico

A largo plazo, los ADCs fotonicos, donde la señal analógica se procesa utilizando técnicas ópticas antes de la conversión, podrían romper la barrera de velocidad electrónica. Los muestreos ópticos usando láseres bloqueados pueden proporcionar brillo por debajo de 10 fs, y multixing de longitud de onda pueden crear muchos canales de muestreo paralelos sin desajuste de intercanal analógico.

Conclusión

Los ADC de alta velocidad son el eje de los sistemas modernos de párpados y, por extensión, la pila de navegación autónoma de vehículos. Diseñar estos convertidores requiere una comprensión profunda de los cambios de circuito analógico, integración a nivel de sistema, y las necesidades específicas de tiempo de vuelo y párpado de FMCW.

Para más lectura, explore ]Analog Devices’ lindar signal chain resources, ]Texas Instruments’ automotive ADC portfolio, y el IEEE paper “A 12‐bit 4‐GS/s Dual-Channel ADC for Lidar5] insight [FLT] [