Diseño de filtros digitales de baja latencia en Vhdl para flujos de datos de alta velocidad

Optimización de recursos: bloques DSP y lógica distribuida

Los modelos modernos de FPGA contienen rebanadas DSP dedicadas (por ejemplo, Xilinx DSP48E2, bloques Intel DSP) que integran un multiplicador, una escalera y un acumulador en una sola célula. Estos bloques son la manera más rápida de implementar operaciones MAC porque tienen cadenas de tubería interna y de carga dedicadas. Al escribir VHDL, instantáneamente se bloquea DSP directamente utilizando declaraciones de componentes (o se multiplican por cero guías

Para el almacenamiento de coeficiente, utilice la memoria RAM de bloque (BRAM) como ROM, pero tenga en cuenta que BRAM lee latencia es típicamente 2 ciclos. Para minimizar esto, almacenar coeficientes en memoria LUT distribuida (SRL32 o simples registros) si el orden de filtro es pequeño. El intercambio entre uso de recursos y latencia debe ser evaluado por diseño.

Implementación paso a paso: un filtro de 8-tap de baja velocidad en VHDL

Este ejemplo ilustra un filtro FIR totalmente paralelo y con gasoducto con 8 coeficientes simétricos. El diseño utiliza un árbol de escaleras oleadas para mantener el camino crítico corto.

-- 8-tap symmetric FIR, fully parallel
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity fir_low_latency is
 generic (
 DATA_WIDTH : integer := 16;
 COEF_WIDTH : integer := 16
 );
 port (
 clk : in std_logic;
 reset : in std_logic;
 data_in : in std_logic_vector(DATA_WIDTH-1 downto 0);
 valid_in: in std_logic;
 data_out: out std_logic_vector(DATA_WIDTH+COEF_WIDTH-1 downto 0);
 valid_out: out std_logic
 );
end fir_low_latency;

architecture rtl of fir_low_latency is
 -- coefficient ROM (single cycle read)
 constant COEFFS : integer_array(0 to 7) := ( ... );
 -- internal registers
 signal tap_regs : array(0 to 7) of signed(DATA_WIDTH-1 downto 0);
 signal prod : array(0 to 7) of signed(DATA_WIDTH+COEF_WIDTH-1 downto 0);
 signal sum_stage1, sum_stage2, sum_stage3 : signed(DATA_WIDTH+COEF_WIDTH-1 downto 0);
begin
 -- input shift register
 process(clk)
 begin
 if rising_edge(clk) then
 if valid_in = '1' then
 tap_regs(0) <= signed(data_in);
 for i in 1 to 7 loop
 tap_regs(i) <= tap_regs(i-1);
 end loop;
 end if;
 end if;
 end process;

 -- pipeline stage: multiply (one cycle)
 process(clk)
 begin
 if rising_edge(clk) then
 for i in 0 to 7 loop
 prod(i) <= tap_regs(i) * COEFFS(i);
 end loop;
 end if;
 end process;

 -- pipeline stage: adder tree (3 cycles for 8 inputs)
 process(clk)
 begin
 if rising_edge(clk) then
 -- stage 1: pair sums
 sum_stage1 <= prod(0) + prod(1) + prod(2) + prod(3);
 sum_stage2 <= prod(4) + prod(5) + prod(6) + prod(7);
 -- stage 2: final sum
 sum_stage3 <= sum_stage1 + sum_stage2;
 end if;
 end process;

 -- output register
 process(clk)
 begin
 if rising_edge(clk) then
 data_out <= std_logic_vector(sum_stage3);
 valid_out <= valid_in; -- delayed by 5 cycles total
 end if;
 end process;
end rtl;

Este diseño introduce un total de 5 etapas de tubería (cambio de entrada, multiplicarse, dos etapas de árbol de escalera y salida), lo que da lugar a una latencia de 5 ciclos de reloj. El árbol de escalera utiliza múltiples registros de tuberías para evitar largos caminos combinados. Mediante el ajuste de la profundidad de árbol de escalera para grandes recuentos de grifo, el principio sigue: romper la suma en etapas de árboles binarios equilibradas.

Tenga en cuenta que la señal valid out debe retrasarse por el mismo número de ciclos que la ruta de datos. Esto es crítico en las interfaces de streaming para mantener la alineación. En VHDL, un simple registro de desplazamiento en la señal válida logra esto.

Verificación y Prueba de filtros de baja potencia

La simulación es esencial para confirmar la respuesta de frecuencia del filtro y su latencia. Use un testbench que alimenta secuencias de entrada conocidas (impulse, paso, sinusoidal) y mida la diferencia de tiempo entre las afirmaciones de entrada y salida. En VHDL, puede utilizar declaraciones de `asserto' con `ahora ` (tiempo de simulación) para validar que la la la latencia no excede un límite especificado.

Para los flujos de datos de alta velocidad, también ver data valid handshake] y backpressure (si se utiliza AXI4-Stream). La latencia de la lógica válida/listo añade a la latencia general del sistema; mantenerla mínima evitando la retroalimentación combinatoria en los caminos de apretón.

Técnicas avanzadas para la potencia sub-ctil

Aritmética distribuida (DA)

Aritmética distribuida reemplaza multiplicadores con tablas de búsqueda precomputadas (LUTs) y cambiadores, que pueden reducir el número de etapas de tuberías para ciertos patrones de coeficiente. Sin embargo, DA es mejor adecuado para filtros FIR de coeficiente fijo donde el número de grifos es moderado. Su latencia es igual al número de bits por muestra (si utiliza recursos poco flexibles) o puede ser reducida con poco tiempo de diferencia.

Arrays sistólicas

Los arrays sistólicos son estructuras regulares y conducidas donde los datos fluyen en un patrón rítmico entre elementos de procesamiento. Para un filtro FIR, un array sistólico puede lograr una entrada de un ciclo de salida por reloj con una latencia igual al número de grifos (más etapas de tuberías). Cada elemento de procesamiento es un multiadd con registro local.

Pipelining personalizado del árbol del añadido

Para filtros muy anchos (por ejemplo, 128 grifos), el árbol de la escalera puede ser conducido de forma no binaria (por ejemplo, usar aditivos de ahorro de carga) para reducir la latencia. Adiciones de amortiguado comprime tres números en dos (producto parcial y porta) sin propagarse completamente, entonces el resultado final se computed técnica de un modo de rebanado

Mejores prácticas y saltos comunes

• Siempre se canaliza la señal válida en paralelo con los datos para mantener la alineación. Un error común es olvidar demorar las señales de apretón de manos, dando lugar a latencia descompuesta y la corrupción de datos.
• Utilizar restablecimientos sincronizados para evitar estados iniciales aleatorios que pueden causar latencia extra durante el inicio.
• Evite la lógica combinatoria en las señales que pueden crear fallos. El registro permite mediante controles dedicados de volteretas.
• Preferir las implementaciones DSP proporcionadas por el proveedor] sobre multiplicadores de tela para velocidad y latencia. La rodaja DSP48E2, por ejemplo, puede realizar una acumulación multiplicidad en 2 ciclos (incluyendo los registros de tuberías).
• Cuando se utiliza la memoria RAM de bloque para coeficientes, se canaliza la dirección y los datos de salidas para evitar añadir latencia extra. Alternativamente, utiliza RAM distribuida para pequeños conjuntos de coeficiente.
• Simular con jitter realista en el reloj para asegurar los márgenes de tiempo. Herramientas como El analizador de tiempo de Intel proporciona una estimación exacta.
• Retime the design after syn] using tool retiming features, but verify that retiming did not increase the overall number of cycles by inserting unnecessary registers.