Como la tecnología utilizable se hace cada vez más popular, la demanda de microprocesadores eficientes en energía nunca ha sido mayor. Desde los monitores de fitness y los smartwatches hasta monitores médicos avanzados y gafas de realidad aumentadas, estos dispositivos dependen de pequeños procesadores de batería que deben equilibrar el alto rendimiento con un mínimo de potencia.

Este artículo explora los principios básicos de la arquitectura CISC, las limitaciones de potencia específicas de los dispositivos portátiles y las avanzadas técnicas de diseño de baja potencia que permiten a los procesadores modernos de CISC prosperar en entornos de ultra-bajo poder. También examinaremos las tecnologías emergentes y las tendencias de la industria que prometen empujar los límites de lo posible en la computación desgastable.

Comprensión de microprocesadores del CISC

Los microprocesadores de sistema de instrucciones complejos de CISC (Complex Instruction Set Computer) están diseñados para ejecutar instrucciones complejas utilizando menos líneas de código de montaje en comparación con sus contrapartes RISC. Cada instrucción puede realizar tareas de bajo nivel como operaciones de memoria, cálculos aritméticos y flujo de control en un solo comando. Este enfoque reduce el número de instrucciones por programa y simplifica el diseño de compilador, pero aumenta la complejidad de las unidades de ejecución del procesador.

Históricamente, las arquitecturas de CISC dominaban los mercados personales de ordenadores y servidores. La familia x86, desarrollada por Intel y AMD, es el ejemplo más destacado, ofreciendo décadas de compatibilidad atrasada y un vasto ecosistema de software. Sin embargo, la eficiencia de potencia de tales diseños ha sido una preocupación persistente. En un dispositivo portátil, el procesador debe ofrecer un rendimiento suficiente para tareas como fusión de datos de sensores, comunicación inalámbrica y reproducción de interfaz de usuario mientras opera en una batería que puede ser tan pequeña como una pequeña como una milli.

Las características clave de los procesadores CISC que afectan el consumo de energía incluyen:

  • ] Unidades de control microcodificadas: Las instrucciones complejas se descomponen en secuencias de micro-operaciones, que requieren ciclos de lógica y reloj adicionales.
  • Longitudes de instrucción: Los decodificadores deben manejar instrucciones de diferentes tamaños, aumentando la complejidad y la energía por instrucción decodificada.
  • Ejecución del ciclo de muulti: Muchas instrucciones llevan múltiples ciclos de reloj para completar, lo que conduce a un mayor poder dinámico.
  • Incorporar archivos y caches de registro: Para reducir la latencia de acceso a la memoria, los procesadores CISC a menudo integran caches sizables, que consumen potencia estática y dinámica.

A pesar de estos desafíos, los avances recientes en el diseño de baja potencia han hecho de CISC una opción viable para aplicaciones utilizables. Por ejemplo, los procesadores Intel Quark y Atom, que se basan en la arquitectura x86 CISC, se han desplegado en sistemas integrados y de desgaste de baja potencia. De igual manera, los procesadores de serie G integrados de AMD aprovechan el diseño de CISC en entornos compactos y con energía.

Factores clave de consumo de energía en los diseños CISC

Para diseñar de manera eficaz procesadores de energía eficientes para los productos de desgaste, los ingenieros deben entender las fuentes primarias de la disipación de energía. Estos pueden clasificarse en potencia dinámica, potencia estática y poder de cortocircuito.

Potencia dinámica

La potencia dinámica se consume cuando los transistores cambian entre estados lógicos. Es directamente proporcional al voltaje operativo cuadrado, la frecuencia del reloj y el factor de actividad (la fracción de las puertas que cambian por ciclo del reloj). En los procesadores CISC, la complejidad de la lógica del control y del control conduce a factores de alta actividad, especialmente durante la instrucción decodificación y ejecución de instrucciones microcodificadas.

Potencia estatica (Leakage)

La potencia estatica, o la corriente de fuga, fluye incluso cuando los transistores no están cambiando. Se vuelve dominante en los nodos de proceso más pequeños (por ejemplo, 28 nm y debajo). En procesadores utilizables, que deben permanecer ociosos durante largos períodos para ahorrar batería, corriente de fuga puede drenar la batería incluso cuando el dispositivo no está en uso. Técnicas como el gataje de energía y el uso de transistores de alta velocidades son esenciales

Poder de cortocircuito

La potencia de cortocircuito ocurre brevemente durante el cambio cuando las redes desplegable y desplegable conducen simultáneamente. Aunque generalmente una pequeña fracción de potencia total, puede llegar a ser significativa en circuitos mal diseñados. El tamaño cuidadoso de los transistores y la optimización de los tiempos de ascenso/caída ayudan a mitigar esto.

En el contexto de dispositivos desgastanables, el procesador también debe gestionar la energía de periféricos como sensores, radios inalámbricas y pantallas. A menudo se adopta un enfoque holístico de sistema en chip (SoC), donde el núcleo CISC se integra con aceleradores dedicados de baja potencia y circuitos de sueño.

Desafíos en aplicaciones utilizables

Los dispositivos utilizables imponen demandas únicas sobre el diseño del microprocesador. El artículo original enumera varios desafíos; ampliaremos cada uno con contextos más profundos y implicaciones prácticas.

Capacidad limitada de la batería

Las baterías utilizables se limitan por tamaño y peso. Un smartwatch suele albergar una batería de 200 a 500 mAh, mientras que un rastreador de fitness puede tener 50–200 mAh. Para un procesador CISC que funciona con frecuencias incluso moderadas (por ejemplo, 200 MHz), el consumo de energía activa debe mantenerse muy por debajo de 100 mW para lograr un día completo de operación.

Necesidad de largas horas de operaciones

Los usuarios esperan que los cansables duren al menos un día, a menudo más, con una sola carga. El funcionamiento continuo incluye tareas de fondo como el recuento de pasos, el monitoreo de frecuencia cardíaca y la comunicación Bluetooth de baja energía (BLE).El núcleo de CISC debe ser capaz de despertar de estados de sueño profundo, realizar computaciones periódicas y volver a dormir rápidamente. La energía consumida durante las transiciones de modos (desperdiciar y dormir arriba) puede dominar el presupuesto total de energía.

Miniaturization Constraints

El tamaño físico del SoC es limitado. Un más pequeño reduce el costo y permite dispositivos más compactos, pero también reduce la capacidad de integrar grandes caches o múltiples núcleos. Los diseños del CISC, que a menudo dependen de 32-64 KB de caché L1 y unos pocos cientos de KB de caché L2, deben ser implementados en una pequeña huella. Técnicas avanzadas de embalaje como las restricciones de nivel de apilado (FOWLP) y 3D exploren.

Mantener el rendimiento de procesamiento para el análisis de datos en tiempo real

Los dispositivos utilizables deben procesar datos de sensores en tiempo real para aplicaciones como detección de caídas, análisis ECG o reconocimiento de voz. Mientras que un microcontrolador simple (por ejemplo, ARM Cortex-M) podría bastar para tareas básicas, algoritmos más complejos se benefician del paralelismo de nivel superior y una instrucción más rica de un procesador CISC. El desafío es ejecutar estos algoritmos sin exceder el presupuesto de energía.

Técnicas de diseño de bajo rendimiento para procesadores CISC

Los ingenieros han ideado una batería de técnicas para reducir el consumo de energía en microprocesadores CISC, preservando el rendimiento cuando sea necesario. Estas técnicas abarcan los niveles de circuito, lógica, microarquitectura y sistema.

Reloj Gating y Power Gating

El control de núcleo de bloqueo es una técnica bien establecida que deshabilita la señal del reloj a unidades funcionales no utilizadas. Por ejemplo, si la unidad de punto flotante (FPU) no es necesaria, su reloj puede ser cerrado, eliminando el consumo de energía dinámica en los registros y la lógica de la FPU. En los procesadores CISC, el control de reloj se aplica a nivel de microoperación, cuando una instrucción compleja se decodifica, sólo las unidades de ejecución de carga de alta dinámica

Escalada dinámica de tensión y frecuencia (DVFS)

DVFS permite al procesador ajustar su tensión de funcionamiento y frecuencia de reloj en tiempo real según las exigencias de la carga. Durante tareas ligeras como la lectura de una notificación, el voltaje y la frecuencia se pueden reducir al mínimo (por ejemplo, 0.6V a 50 MHz), reduciendo drásticamente la potencia dinámica (desde que las escalas de potencia con V2f).

Optimización de conjunto de instrucciones

Aunque la filosofía del CISC es proporcionar instrucciones complejas, muchas de esas instrucciones se utilizan raramente en cargas de trabajo desgastanables. Los diseñadores pueden crear un subconjunto del conjunto de instrucciones que se optimiza para algoritmos de procesamiento de sensores típicos. Esto puede implicar:

  • fusión de macro-op: Combinar múltiples instrucciones simples en un micro-op para mejorar la eficiencia del oleoducto y reducir la energía de hetch y decodificación.
  • Aceleradores de hardware para operaciones comunes: Por ejemplo, una instrucción personalizada para el multiplicado acumulado (MAC) utilizada en el filtrado puede reducir el número de instrucciones ejecutadas.
  • Microcode patching: Replacing power-hungry microcode sequences with more efficient ones for specific tasks.

Al adaptar el conjunto de instrucciones o la implementación a aplicaciones desgastanables, los diseñadores pueden lograr ahorros energéticos de 20-40% sin sacrificar el rendimiento.

Escalado de procesos y voltaje

El sistema IntelT se reduce a una velocidad de rendimiento de baja densidad, y el rendimiento de la serie AVLT es muy bajo, pero el rendimiento de la serie AVT es muy bajo.

Arquitecturas multi-core heterogéneas

Una estrategia popular en el cálculo móvil y utilizable es combinar un núcleo CISC de alto rendimiento con uno o más núcleos de potencia ultra-bajo. La arquitectura grande.LITTLE (utilizada por ARM, pero también aplicable a los diseños CISC) potencias en el núcleo grande de CISC cuando no es necesario y ejecuta tareas de fondo en el pequeño núcleo. Por ejemplo, un lenguaje cúmulo puede tener un pequeño núcleo de CRIS de bajo rendimiento

Optimizaciones de la Jerarquía de Memoria

El acceso a la memoria es una fuente importante de consumo de energía, especialmente si los datos se obtienen de la DRAM fuera de la fase. Los procesadores CISC suelen tener múltiples niveles de caché. Para los productos de desgaste, se puede utilizar un pequeño caché L1 (16-32 KB) que funciona con un bajo voltaje. Además, utilizar código de corrección de errores (ECC) puede reducir la necesidad de bandas de guardia de tensión.

Estudios de casos y ejemplos

Varios procesadores de mundo real demuestran cómo se están adaptando los principios de CISC para aplicaciones de baja potencia usables e IoT.

Intel Quark SoC

La familia Quark de Intel, específicamente la serie D2000 y SE, es un procesador de 32 bits x86 CISC diseñado para sistemas integrados de ultra-bajo potencia. Incluye un tubo de un solo núcleo, en el orden, con el accionamiento del reloj y un pequeño caché. El Quark D2000, por ejemplo, consume tan poco como 1.5mW en el sueño profundo y alrededor de 30mW en modo activo simplificar x86.

AMD Embedded G-Series

Los procesadores de serie G de AMD integran núcleos de CISC x86 con gráficos Radeon en un solo die, apuntando a dispositivos integrados de baja potencia. El GX-210JA, por ejemplo, funciona en 6W TDP. Aunque no tan bajo como Quark, estos procesadores se utilizan en gafas inteligentes y auriculares de realidad aumentada donde se necesita el rendimiento de gráficos.

Emulación de la CCI con base RISC-V

Curiosamente, algunos investigadores están explorando formas de emular los conjuntos de instrucciones del CISC en los núcleos RISC-V para lograr una mejor eficiencia energética. Mediante la implementación de una capa de traductor que convierte las instrucciones x86 en micro-operaciones RISC-V, pueden aprovechar la eficiencia energética de los núcleos RISC-V modernos manteniendo la compatibilidad del software. Este enfoque representa un híbrido entre el CISC y el RISC, combinando lo mejor de ambos mundos para aplicaciones utilizables.

Tecnologías emergentes y futuras direcciones

El futuro de procesadores de energía eficientes para los productos de desgaste se moldea por continuos avances en materiales, diseño de circuitos y arquitectura.

Operación de voltaje de cerca de la tierra (NTV)

NTV promete reducir el poder dinámico por un orden de magnitud, pero presenta retos con rendimiento y variabilidad. La investigación en arquitecturas flexibles de sesgo y de error resistentes al cuerpo está ayudando a mitigar estos problemas. Para los candelabros NTV CISC podría funcionar en sub-100 MHz con presupuestos de potencia bajo unos pocos milwatts mientras que todavía realiza trabajo útil.

Integración de la memoria no volátil

Los recuerdos emergentes no volátiles como MRAM ( RAM magnética) y RRAM ( RAM resistiva) pueden utilizarse como cachés o raspados rápidos y de baja potencia. Conservan datos cuando se elimina el poder, eliminando la necesidad de refrescar la memoria o recargar de flash. En un procesador CISC, un caché L2 basado en MRAM podría reducir drásticamente la energía de fuga.

Control de cierre y tensión adaptativo

Los procesadores futuros incorporarán sensores on-chip (temperatura, droop de tensión, proceso) a frecuencia de reloj fino y tensión de suministro en tiempo real. Este control adaptativo permite que el diseño funcione más cerca del punto mínimo de energía a través de una amplia gama de condiciones. Los núcleos CISC con control microcodificado pueden beneficiarse de una gestión de energía "justo en tiempo" que reduce el voltaje basado en el cierre de tiempo observado.

Aceleración del dominio-específico

En lugar de depender únicamente del núcleo CISC para todas las computaciones, los wearables integrarán aceleradores especializados para tareas como inferencia de red neuronal, fusión de sensores y operaciones criptográficas. Estos aceleradores pueden ser implementados como motores microcodificados personalizados o como coprocesadores estrechamente unidos. El núcleo CISC actúa como un supervisor, descargando computación a estos bloques de baja potencia.

Conclusión

El diseño de microprocesadores CISC eficientes en energía para la tecnología utilizable es un objetivo complejo pero alcanzable. Combinando técnicas tradicionales de gestión de energía, gating en tiempo, gating de potencia, DVFS, con innovaciones arquitectónicas como diseños multi-core heterogéneos, optimización de conjuntos de instrucciones y operación casi-respeto, los ingenieros pueden crear procesadores CISC que ofrecen el rendimiento necesario para experiencias ricas de uso al tiempo que se desarrollan.

El éxito continuo de la tecnología usable se basará en la capacidad de empaquetar cada vez más sofisticados en sobres de energía cada vez más pequeños. Los microprocesadores de la CISC, con su larga historia de innovación y amplio soporte de software, están preparados para desempeñar un papel vital en este futuro, siempre y cuando los diseñadores sigan comprometidos con principios eficientes en la energía.