Los convertidores de alta velocidad de Analog-to-Digital (ADCs) son el puente crítico entre el mundo analógico de sensores y el dominio digital de los procesadores. En sistemas que van desde radios de pico definidas por radar y software a la adquisición de datos de alta velocidad, la fidelidad de la salida digital depende directamente de la precisión de tiempo del proceso de muestreo.

Comprender la abertura de la abertura en la profundidad

El error de la abertura [LT], también conocido como incertidumbre de la abertura, es la desviación estándar de la diferencia entre el instante de muestreo real y el instante ideal de muestreo. Para un ADC ideal, cada muestra se toma a intervalos precisos t s.

Error jitter ♥ 2πAfinτ]jitter ]

donde τjitter] es el jinete rms. Este error reduce directamente la relación señal-al-ruido (SNR), que puede ser aproximado como:

SNR]jitter = –20 log(2πfinτ]jitter dB[]

Para una entrada de 100 MHz con 0,5 ps rms jitter, el SNR se limita a unos 70 dB, muy por debajo del suelo de ruido de cuarentena de un ADC de 12 bits. A medida que aumentan las frecuencias de entrada, el jitter se convierte en la fuente de ruido dominante.

Fuentes de Aperture Jitter

  • Clock Source Phase Noise: El oscilador que genera el reloj muestral tiene el ruido de fase inherente, que se traduce directamente en el momento de la prueba ADC.
  • Camino de distribución de bloques: Los amortiguadores, los rastros, los vias y los conectores en la red de distribución del reloj añaden jitter a través de la recolección de ruido, los desajustes de impedancia y la terminación no ideal.
  • ]Power Supply Noise: Las fluctuaciones de tensión en el carril de suministro analógico de ADC modulan el umbral y la demora del interruptor de muestreo interno, introduciendo jitter.
  • Substrato y Noise Logic: La actividad desde núcleos digitales, conductores de salida o canales adyacentes puede combinarse en el circuito de muestreo.
  • Circuito de muestra y mano No Idealidades: El ancho de banda finito y las no linealidades del amplificador de pista y posición pueden interactuar con errores de sincronización para producir jitter eficaz.

Estas fuentes son a menudo aditivas; un presupuesto total de sistema de arranque debe ser compartido entre ellos. A continuación, detallamos tácticas específicas y factibles para reducir cada contribución.

Estrategia 1: Diseño del sistema de bloqueo

Seleccione un oscilador de ultra-bajo-gasa-naves

El sistema de control de la temperatura es el fundamento del tiempo de muestreo. Para los ADCs de alta velocidad, use los osciladores de cristal de altura (XO) con el ruido de fase inferior a 155 dBc/Hz a 100 kHz offset, o los osciladores de cristal controlados por el horno (OCXO) para aplicaciones críticas de temperatura.

Minimizar el bloqueo de la fase de la fase de ruido

La señal de reloj debe ser enrutada usando una línea de transmisión diferencial] (por ejemplo, LVDS, LVPECL o CML) para reducir la inyección de ruido de movimiento común. Mantenga las huellas del reloj tan cortas como sea posible y use impedancia controlada (50 Ω de un solo soporte o 100 Ω diferencial).

Implementar un PLL de Jitter-Cleaning Dedicado

Cuando el reloj del sistema debe derivarse de una referencia ruidosa (por ejemplo, de un backplane o un FPGA), alimentarlo a través de un limpiador de jitter. Estos dispositivos utilizan un PLL de banda estrecha para filtrar el ruido de fase de alta frecuencia y luego multiplicar el reloj limpiado a la tasa de muestreo deseada.

Estrategia 2: Selección y Arquitectura de ADC

Elija ADC con baja abertura hereditaria

MSFYT: [FLT] [Bloqueo de alta velocidad] [FLT] [Bols de alta frecuencia] [Bols de alta frecuencia de alta velocidad] [Bols de alta frecuencia [XT] [MX]]

Leverage Time-Interleaved Architectures with Caution

Los ADC interrelacionados utilizan múltiples sub-ADCs muestreo en fases de relojes escalonadas para lograr mayores tasas de muestra agregadas. Sin embargo, las discordancias en la fase de reloj offset, ganancia y el tiempo de junta entre sub-ADCs producen espuelas que degradan SFDR. Si se utiliza un ADC interligioso, asegura que el proveedor proporciona calibración de skew en chip o implementa una calibración de fondo digital más alta.

Verificar la medición de la máquina ADC en la hoja de datos

No todas las hojas de datos separan el aperture jitter de otras fuentes de ruido. Busque las mediciones realizadas con una fuente de reloj de baja velocidad (por ejemplo, Cristal CVHD‐950 o Wenzel 501‐30376) y en la frecuencia de entrada analógica especificada. Un punto de referencia común: un 14-bit, 250 MSPS ADC conducido por un valor de 700 MHz

Estrategia 3: Integridad de la PCB

Use un Plano de tierra dedicado y diseño parcial

Un plano sólido, ininterrumpido bajo la ADC, oscilador de relojes y extremo frontal analógico es obligatorio. Dividir la PCB en secciones analógicas, digitales y de potencia. Nunca enrutar rastros digitales a través de la región analógica. Colocar todos los caminos de señal analógica en una sola capa (preferiblemente superior o inferior) para evitar vias que introducen inductancias adyacentes.

Escudo el reloj de la trampa

Los trazos de bloqueo deben ser enrutados como un par diferencial] con guardias de tierra en ambos lados (vías para colocar cada λ/10 del componente de frecuencia más alta). Incluso una línea de reloj de un solo soporte debe tener guía de onda plana terrestre con vias de tierra cosiendo la capa superior al plano de tierra. Esto reduce el corte transversal de las señales digitales de conmutación adyacentes, que pueden ser.

Decoupling de la fuente de alimentación

El sistema de regulación de la lupa se adapta al nivel de potencia, y se añade directamente a la máquina de abertura. Usa una combinación de condensadores electrolíticos de granel (10–100 μF), condensadores de cerámica (0,1 μF, 10 μF) con resistencia de serie baja equivalente (ESR) y un regulador de flujo ferrite o bajo goteo (LDO) por dominio de suministro.

Mantén los caminos de señal cortos y emparejados

La señal analógica y las vías de señal de reloj deben ser largas hasta dentro de unos pocos milímetros para evitar el corte. Las huellas más largas aumentan la susceptibilidad al ruido y aumentan el brillo inducido por térmica. Uso 50 Ω microstrip o stripline fuente de resistencia con los extremos debidamente terminados.

Estrategia 4: Diseño de fachada analógica

Optimize the Driver Amplifier

El amplificador que impulsa el ADC debe tener suficiente ancho de banda, bajo ruido y alta velocidad de pliegue. Un amplificador lento puede introducir errores de tiempo que imitar el jitter. Elija un amplificador de banda completamente diferencial de ancho de banda Identificar / sólido (FDA) con un producto de ancho de banda de ganancia (GBW) al menos tres veces el índice de muestra ADC Colocar el siguiente tiempo de la FDA

Añadir un filtro anti-aliasing

Un filtro anti-aliasing (AAF) antes de que el ADC limite el ancho de banda de entrada. Esto es beneficioso por dos razones: reduce la velocidad máxima de la señal, reduciendo así el error de tensión causado por un determinado jitter; e impide que el ruido de alta frecuencia se alegue a la banda base.

Considere un amplificador de muestra y mano (SHA) para la aislamiento extra

Algunas aplicaciones utilizan un amplificador externo y de muestreo] antes de que la ADC proporcione un borde de muestreo más limpio. La SHA es impulsada por el mismo (o un reloj de baja distancia dedicado) que puede aislar la ADC del ruido de entrada analógica y proporcionar una abertura de ajuste más rápida, pero añade costo, potencia y complejidad.

Estrategia 5: Técnicas digitales de procesamiento posterior

Promedio sobre múltiples conversiones

Si la señal es repetitiva (por ejemplo, en un entorno de prueba o un radar FMCW), el promedio de múltiples muestras reduce el ruido inducido por el jitter por la raíz cuadrada del número de promedios. Esto funciona mejor cuando el jitter es verdaderamente aleatorio. Para la adquisición de un solo disparo, el promedio no es aplicable.

Filtro digital para reducir la salida de la botella

Como el ruido de jitter es proporcional a la velocidad de la rosca de señal, se extiende a través del espectro de frecuencias. Sin embargo, para las señales de banda estrecha, un filtro digital (por ejemplo, un filtro de bandas de alta orden) puede eliminar el ruido de jitter fuera de la señal de interés, mejorando el SNR de banda interna. Esto se refina en sistemas como

Adaptive Equalization and Correction

Los algoritmos de corrección digital avanzados pueden estimar el jitter de patrones conocidos (por ejemplo, un tono piloto) y restar su contribución. Para ADCs interrelacionados por el tiempo, los bucles de calibración de flujo digital son comunes. Algunos ADC de alto nivel ofrecen calibración de fondo digital [FLT2] de errores de apertura.

Consideraciones prácticas y compensaciones

Costo vs. Performance

Los ICs de alto grado OCXO y de limpieza pueden costar cientos de dólares. En muchos sistemas se llega a un compromiso: utilizar un buen TCXO (cifrador de cristal compensado por temperatura) con limpieza integrada de PLL, que ofrece 0,5 ps rms jitterncies para menos de 20 dólares. Para el PCB, un tablero de 4 capas con un plano de tierra sólido y un plano de energía extra que evitan es rentable

Disipación de energía

La distribución de relojes de bajo nivel utiliza a menudo los búferes CML de alta velocidad o LVPECL que disipan 100–200 mW cada uno. Si la potencia es crítica (por ejemplo, instrumentos portátiles operados por batería), evalúa si el sistema puede tolerar un jitter ligeramente superior a velocidades de reloj más baja, o utilice un búfer HCSL de menor potencia.

Efectos térmicos

Los cambios de temperatura afectan el ruido de fase de los osciladores del reloj (especialmente TCXOs versus OCXOs) y las características internas de la ruta de muestreo ADC. Asegúrese de que la fuente del reloj y ADC están en un entorno térmicamente estable. Para sistemas de alta precisión, utilice una rutina de calibración de temperatura excesiva para ajustarse a la deriva.

Temas avanzados: Measuring and Quantifying Aperture Jitter

Para confirmar que sus estrategias de reducción de la limpieza son eficaces, necesita una medición precisa.

  • Prueba de Histograma Sinusoidal Bistatic: Aplica un sinusoide limpio de frecuencia conocida y mide el histograma de códigos de salida. El histograma de ruido tiene una forma característica relacionada con el jitter.
  • ]Phase Noise to Jitter Conversion: Medir el ruido de la fase del reloj con un analizador de fuentes de señal (por ejemplo, Keysight E5052B) e integrarse en una banda de frecuencia offset (por ejemplo, 1 kHz a 100 MHz). Multiply by 2πf[FLT]
  • Test de dos ante uno de IMD: Aplica dos tonos y mide la distorsión de intermodulación; el jitter causa un piso específico que aumenta con frecuencia.
  • Medición de la máquina de cortar: Usa un osciloscopio de alta velocidad con un nivel bajo (por ejemplo, √≥ 40 GHz ancho de banda) para medir el borde del reloj ADC y computar directamente su jitter.

Para una lectura adicional, el IEEE ofrece un tutorial sobre pruebas de ADC que incluye la caracterización de jitter].

Conclusión

El sistema de alta velocidad de la señalización es un limitador de rendimiento fundamental en sistemas ADC de alta velocidad, pero no es un obstáculo insuperable. Al seleccionar cuidadosamente la fuente del reloj y la distribución, eligiendo un ADC con un diseño de PCB bajo especificado, optimizando el extremo frontal analógico y empleando la corrección digital cuando sea posible, los ingenieros pueden alcanzar las especificaciones de salida SNR y ENOB que se aproximan a los límites teóricos.