Introducción: El papel crítico de la vía Fan-Out en el diseño PCB de alta densidad

Los dispositivos electrónicos modernos exigen una funcionalidad cada vez mayor en los factores de forma más pequeña, impulsando la adopción de paquetes de chips de alta densidad como los arrays de rejilla de bolas (BGAs), cuadruplicando paquetes de no carga plana (QFN) y sistemas en paquete (SiP) de los modelos de distribución de los equipos de alta calidad.

Fundamentos de Via Fan-Out en Diseños de Alta Densidad

La unidad de control de la señal de alta densidad (HDI) se puede mantener en forma de presión, por ejemplo, en los canales de transmisión de alta densidad, por medio de la señal de alta densidad, y por medio de la conexión de alta densidad, la fijación entre las almohadillas de componentes puede ser tan pequeña como 0,4 mm o menos, dejando espacio mínimo para los vias estándar de salida.

Comprender Via Parasitics en Fan-Out

Cada vía introduce capacitancia parasitaria, inductancia y resistencia que degradan las señales de alta velocidad. El efecto de stub, la parte no utilizada de un agujero a través de la capa de destino, crea nulas resonantes en ciertas frecuencias. En los diseños de ventiladores, minimizar la longitud del tono a través de la asignación de capas cuidadosa o retroceso es esencial para mantener la integridad de la señal por encima de 10 Gbps.

Tipos de Vias y Su Papel en Fan-Out

Elegir lo correcto a través de la tecnología es la base de un diseño eficiente de fan-out. Cada tipo ofrece un cambio diferente entre densidad de enrutamiento, costo y rendimiento eléctrico.

Vias a través de la casa

Los vias de agujeros son la opción más simple y rentable, pero consumen espacio en todas las capas y crean grandes obstáculos. Son aceptables para paquetes de baja densidad con parcelas superiores a 1 mm. Para paquetes de alta densidad, los vias de agujeros se utilizan normalmente sólo para conexiones de potencia y tierra o como parte de un arreglo de pago vía con relleno y tapa de resina.

Microvias

Las microvias son agujeros con gotas láser con diámetros típicamente de 0.1 mm a 0.2 mm y relación de aspecto hasta 1:1. Se forman por laminación de capa por capa en procesos de acumulación secuencial (SBU). Las microvias son los caballos de trabajo de HDI fan-out porque permiten que los vias se coloquen directamente dentro del campo de la bGA. Pueden ser apilados o estancados para crear canales de conexión

Vías ciegas y enterradas

Los vias ciegos conectan una capa exterior a una o más capas interiores sin pasar por toda la tabla. Los vias enterrados conectan sólo capas internas y son invisibles desde la superficie. Estos tipos permiten patrones complejos de fan-out donde las capas externas están reservadas para el escape de BGA fino y capas internas manejan más largos trazos. Combinando ciegos, enterrados y microvias permite un diseño de fan-out para lograr alta densidad de componentes sin comprometer la ruta de señal.

Tecnología de Via-in-Pad

Colocar una vía directamente dentro de una almohadilla de componente, conocida como vía-en-pad, deja espacio adicional de enrutamiento pero requiere un control cuidadoso del proceso. La vía debe ser llenada con un epoxi no-conductivo (o cierre de cobre) y luego se encogió para crear una superficie plana y soldable. Via-in-pad es esencial para los BGAbones de punta inferior a 0.65 mm de campo, donde no hay espacio para los patrones de fanout convencional.

Directrices de diseño básico para optimizar la vía Fan-Out

Las siguientes directrices se derivan de las mejores prácticas de la industria, las normas de IPC y los resultados empíricos de los diseños PCB de alta velocidad. Aplicarlas sistemáticamente garantiza un rendimiento eléctrico sólido y una elevada producción de fabricación.

1. Minimizar vía Dimensiones y Pitch

Para los diseños HDI, microvias con 0,1 mm (4 mil) diámetro de la almohadilla y 0,3 mm (12 mil) almohadilla de captura son comunes. Sin embargo, las hojas más pequeñas aumentan la relación de aspecto y pueden requerir perforación láser más avanzada. Siempre consulte la matriz de capacidad del fabricante PCB antes de seleccionar el número mínimo de la regla.

2. La vía estratégica de colocación de la integridad de la señal

Colocar vias tan cerca de las almohadillas de paquetes como sea posible para minimizar la longitud del terrón. Para pares diferenciales de alta velocidad, mantenga las salidas simétricas y coincida con la longitud de cada vía de señal. Regresar vías] (también llamado vías de costura) debe acompañar las señales cada vez que la señal cambia los planos de referencia; estos caminos de tierra reducen la tensión para el paso para el paso para el lugar de retorno

3. Gestionar la Concitación y la Inductancia

El capacitancia parasitaria de una vía se determina por el tamaño de la almohadilla, el diámetro antipad y el espesor dieléctrico. Para reducirla, aumentar la limpieza antipad, pero no más allá del punto en que el avión está perforado excesivamente. La inductancia puede reducirse mediante múltiples vias en paralelo para conexiones de potencia/calor.

4. Utilizar Via-in-Pad Sparingly pero Eficazmente

La vía en el pago es potente pero costosa. Reserve para paquetes con parcela <0.65 mm where dog-bone patterns are impossible. When used, ensure the via is completely filled with a low-CTE epoxy and plated flat to prevent solder voids and tombstoning. Some manufacturers recommend llena y tapada vias con un acabado níquel/oro para soldadura directa. Evite colocar componentes sensibles a la térmica directamente sobre los pagos por vía infilizada, ya que el soldador puede wick en la vía durante el reflujo.

5. Optimize Layer Stackup and Via Assignment

Asignar a través de tipos a capas específicas para simplificar el fan-out. Un típico HDI BGA fan-out apilamiento podría parecer: capa superior (L1) con microvias a L2, plano/poder L2, señal L3, plano L4, señal L5, plano L6, señal L7, L8 microvias inferiores (para el HDI simétrico).

6. Cuenta para la gestión térmica

Los componentes de alta potencia y corriente requieren vias térmicas para llevar calor desde el paquete a los planos de cobre internos. Para paquetes QFN con una almohadilla expuesta, coloque una rejilla de pequeñas vias térmicas (diámetro 0.3 mm con tono de 1.0 mm) directamente debajo de la almohadilla. Conecte estos viales a grandes verteres de cobre en capas internas.

Simulación y verificación de la vía Fan-Out Designs

Antes de comprometerse a fabricar, verifique su diseño de fan-out usando herramientas de simulación electromagnéticas. Deslumbradores de campo 2.5D (por ejemplo, ADS de Keysight, Sigridad de Cadence, Ansys SIwave) pueden modelar con precisión a través de transiciones de hasta 40 Gbps.

Manufacturing Constraints and Design for Manufacturing (DFM)

Optimización no significa nada si el diseño no puede ser construido de forma fiable. Adhere las siguientes pautas DFM, referencia IPC-6012C] (calificación y especificación de rendimiento para PCBs rígidos) y IPC-2315] (Guía de diseño de HDI).

Parámetros clave DFM para Via Fan-Out

  • Diámetro mínimo de taladro: Para vias de agujeros, 0,2 mm; para microvias, 0,075 mm (3 mil) con relación de aspecto ≤1:1.
  • Anillo anular mínimo: Clase 2: 0,05 mm; Clase 3: 0.1 mm.
  • Espacio de la vida a la vía: Al menos 0,2 mm para el agujero, 0,1 mm para las microvias (dependiendo del fabricante).
  • Tolerancia de registro: Los pasos de laminación secuencial introducen un error de alineación de ±0.05 mm; apilar microvias con cuidado.
  • Materiales de relleno viático: El relleno epoxi no conductivo debe ser libre de vacío y planar a ±0.013 mm.
  • Espesor de cobre: Mínimo 20 μm (0,8 mil) en vias de agujeros para la clase 2.

Envíe el diseño de fan-out al fabricante para una revisión DFM temprano en el proceso. La mayoría de los fabricantes de PCB proporcionan análisis DFM gratuitos (por ejemplo, Sierra Circuits DFM] o Eurocircuits DFM) que destaca posibles problemas como la creación de sliver, las violaciones inadecuadas anulares de anillo

Controles de reglas de diseño (DRC) para Fan-Out

Configurar RDC en su herramienta EDA específicamente para la región de fan-out: mínimo de la limpieza vía-pad, mínimo de trazado a vía (0.08 mm para estándar, 0.06 mm para HDI), y a través de anillo anular basado en el tamaño de taladro. Utilice una clase de restricción para cada tipo de red (signal, potencia, tierra) para asignar diferentes tamaños y valores antipados. Ejecutir los agujeros por cada paso más que por conductos.

Técnicas avanzadas de Fan-Out para la densidad extrema

Para los lanzamientos de paquetes inferiores a 0.4 mm o muy altos I/O conteos (ambos 1000), el ventilador estándar HDI puede ser insuficiente. Considerar estas técnicas avanzadas:

Paquete de aventurero fuera de la pista (FOWLP)

FOWLP redistribuye las almohadillas de paquetes en una zona más grande usando un proceso de onda moldeada, luego se afila selectivamente a pilares de cobre. Esta técnica no es estrictamente un fan-out PCB sino que se integra cada vez más en sustratos de nivel de módulos. Para los diseñadores de PCB, entender el patrón de redistribución (RDL) ayuda a alinear la routing de escape.

Pasar por Vias y Capacitadores Buried

Los vias de Saltar (también llamados por vía de agujeros a través de capas de salto) permiten pasar por varias capas y terminar en una capa más profunda, reduciendo la longitud de los obstáculos sin retroceso. Algunos diseños de HDI utilizan componentes pasivos integrados (capacitadores, resistores) dentro del PCB cerca de la región de fan-out para mejorar la impedancia de PDN. Estos componentes se colocan durante el proceso de laminación y se conectan a través de microvias.

Via Staggering for increased Trace Channels

En lugar de alinear vias en una red, estrangularlos en un patrón de hex (aproximado). Esto aumenta el número de trazas que pueden ser enrutadas entre vias en 15–20% en comparación con una red rectangular. El desvío es un ligero aumento en los cálculos de espaciamiento vía a traz.

Conclusión: Equilibrar la densidad, el rendimiento y el coste

Optimizado mediante el fan-out es un problema de optimización multiobjetivo que requiere una comprensión profunda de la física, las capacidades de fabricación y los requisitos del sistema. Siguiendo las directrices descritas en este artículo — minimizando el tamaño, situándolos estratégicamente para la integridad de la señal y la potencia, utilizando simulación temprana y realizando controles DFM rigurosos— los ingenieros pueden escapar de forma fiable de paquetes de chips de alta densidad manteniendo la calidad de la señal y los rendimientos.