Comprender los sistemas multiADC y su creciente complejidad

Los sistemas de adquisición de datos modernos dependen cada vez más de múltiples convertidores de análog-to-Digital (ADCs) que operan en paralelo para capturar señales de banda ancha, mejorar el rango dinámico a través de interleaving, o lograr la diversidad espacial en aplicaciones de rayos-fás. Desde el radar de rayos-fásados hasta estaciones base 5G y la imagen médica de alta resolución, la demanda de arquitecturas multiADC sincronizadas ha crecido rápidamente.

La coherencia de los datos significa que las relaciones relativas entre fase y tiempo entre múltiples canales digitalizados se conservan exactamente como existieron en el dominio analógico. Lograr esta coherencia comienza con un reloj limpio y estable que se distribuye uniformemente a cada ADC en el sistema. Cuando cada convertidor activa su circuito de muestra y posición en el mismo instante, las palabras digitales resultantes se alinean en el tiempo, permitiendo a los procesadores de corriente para realizar la secuencia de rayos, correlación, el análisis espectro, la ventaja fundamental o la dirección.

El papel de la sincronización del reloj en la coherencia de datos

La sincronización del reloj es el proceso de asegurar que todas las entradas del reloj ADC compartan la frecuencia y fase idénticas, y que cada dispositivo muestra en el mismo momento en relación con una referencia común. En un sistema perfectamente sincronizado, los tiempos de muestra de cada ADC difieren por una cantidad mucho menos de un período de muestra (normalmente picos segundos).Este pequeño corte residual – a menudo llamado jitter determinista o skew estático – puede ser estable

La señal del reloj en sí determina el instante de muestreo: un borde de aumento (o borde de caída) activa el circuito interno de ADC para capturar el voltaje instantáneo en su entrada. Si dos ADCs reciben sus bordes del reloj en tiempos ligeramente diferentes, sus valores de muestra se corresponden con diferentes puntos en la forma de onda de entrada de tiempo continuo. Para señales de banda estrecha esto puede ser aceptable, pero para la banda ancha o señales de error de alta incluso

Efectos de los cierres no sincronizados

Cuando los relojes se separan o no se alinean, surgen varios problemas que comprometen directamente la coherencia de los datos:

  • ]Desalineación de datos en canales: Las muestras digitales de diferentes ADCs se desplazan en relación con el tiempo. Los algoritmos de procesamiento de señales que asumen datos simultáneos – como cálculos de peso de forma de haz – producen resultados incorrectos.
  • Reducción de la precisión en mediciones sensibles al tiempo: Las aplicaciones como el tiempo de vuelo de lidar o el radar de pulso-echo requieren un conocimiento preciso de cuándo se tomó cada muestra. Los errores de fase de milirio se acumulan y degradan la resolución del rango.
  • ] Dificultad creciente en la reconstrucción de señales: Los sistemas ADC interleavados (interleaving) dependen de un espaciamiento temporal preciso entre convertidores para lograr mayores índices de muestra agregado. El skew del reloj introduce tonos espuriosos que son difíciles de filtrar y requieren una calibración compleja.
  • Pérdida de correlacion en correladores multicanal:] Radio astronomía y sistemas de radar pasivos señales de cruce de múltiples receptores. Incluso los pequeños descomunicadores de tiempo reducen la amplitud pico de correlación e introducen falsos lóbulos laterales.

Métodos de realización de la sincronización

Se dispone de varias técnicas para lograr el nivel requerido de sincronización de relojes, cada una con cambios en la complejidad, rendimiento de jitter y escalabilidad.

  • Fuentes de reloj compartidas con trazas emparejadas: El enfoque más simple utiliza un generador de reloj de alta calidad (a menudo un oscilador de baja fase) cuya salida se ve abarrotada a cada ADC a través de trazas PCB cuidadosamente acopladas. Este método funciona para un pequeño número de dispositivos en una sola tabla pero se vuelve impráctico como los conversores de canales.
  • Redes de distribución de bloques con árboles de amortiguación:] chips de distribución de relojes desdiciados (por ejemplo, Analog Dispositivos distribución de reloj ICs) apasionan el reloj de referencia con retraso determinista y corte ajustable. Estos dispositivos a menudo incluyen ajuste de demora programable (relación de sub-poyecto resolución) para compensar las diferencias
  • JESD204B SYSREF y alineación de relojes de dispositivo: Los ADC modernos de alta velocidad utilizan el estándar de interfaz serie JESD204B, que incluye una señal SYSREF para sincronizar los relojes de muestras locales de múltiples convertidores. El SYSREF debe ser distribuido con tiempos bajos de junta y cumplir con los tiempos de configuración/lugar en relación al reloj de la lógica del dispositivo.
  • Señales de activación externa para alineación de una sola instantánea: En aplicaciones de movimiento de ráfagas como radar pulsado, una señal de disparador puede forzar simultáneamente a todos los ADCs a iniciar el muestreo en un borde de reloj especificado. Este método se basa en el reloj ya alineado por fase; el gatillo reajusta efectivamente la muestra numeración a través de convertidores.
  • ] Los bucles bloqueados (PLL) con buffers de cero retardados: Para sistemas con múltiples dominios de reloj, los PLL pueden bloquear cada reloj local a una referencia común y proporcionar alineación de fase determinista. Los buffers de cero-delay replican la fase de referencia en la entrada de cada ADC.

Más allá de la sincronización básica: Jitter, Skew y Fase Noise

Incluso después de lograr la alineación de la muestra, la calidad de la señal del reloj en sí afecta directamente la coherencia de los datos.

Jitter y su impacto en el rendimiento de ADC

El sistema de bloqueo es una variación aleatoria en el tiempo de los bordes del reloj. Cuando una onda sine se muestra en tiempos ligeramente diferentes, el voltaje instantáneo varía, introduciendo el ruido de apertura que limita la relación de señal a ruido (SNR) en frecuencias de entrada altas.

Fase Noise y su relación con la coherencia

El ruido de fase es la representación de dominio de frecuencias de jitter. Un reloj con ruido de alta fase cerca del portador (sonido de fase de cierre) hará que los datos muestreados tengan fluctuaciones de fase correlacionadas en múltiples ADCs. En sistemas de procesamiento coherentes, como el radar de abertura sintética (SAR), el ruido de fases cercanas limita el contraste alcanzable e introduce objetivos de cristales.

Aplicaciones y Consideraciones de Diseño en el Mundo Real

La importancia de la sincronización del reloj escala con el ancho de banda del sistema, el recuento de canales y el aumento de procesamiento coherente. A continuación se presentan tres ejemplos de aplicaciones donde la sincronización no es sólo beneficioso sino obligatorio.

Radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de radar de fase

Los radares de rayos de fase moderno (tanto militares como civiles) se utilizan electrónicamente mediante la aplicación de cambios de fase a las señales de cientos o miles de elementos de recepción individuales. Cada elemento incluye un ADC que digitaliza la señal RF después de la desconversión.Los algoritmos de rayos de luz resumen las señales digitalizadas con pesos complejos apropiados.

Imágenes de Ultrasonido Médico

En sondas de ultrasonido, miles de elementos piezoeléctricos envían y reciben ondas acústicas. La cadena receptora utiliza muchos ADC para digitalizar los ecos. La adición coherente de estos canales forma la imagen. Cualquier desajuste de tiempo entre ADCs borre la imagen y reduce la resolución de contraste.

Adquisición de datos de alta velocidad para instrumentos científicos

Experimentos de física de partículas, como los de CERN, emplean una gran variedad de ADC para capturar eventos transitorios rápidos. Los sistemas CERN Timing and Synchronization Distribution (TS reducidaD) utilizan la distribución de relojes de precisión sobre fibras ópticas con compensación de flujo activo. Estos sistemas logran sincronización a través de los detectores de distancia, permitiendo que miles de ADC muestren coherencia con el nivel de partículas.

Directrices de diseño para lograr la sincronización robusta

Para traducir la teoría en la práctica, los diseñadores del sistema deben seguir un conjunto de directrices comprobadas al diseñar un árbol de relojes multi-ADC.

  • Elige un oscilador de referencia de baja brillo] – Comience con una fuente limpia. Cualquier ruido en la referencia se multiplica por el PLL y aparece en el reloj ADC. Use osciladores de cristal con ruido de fase mejor que -150 dBc/Hz a 10 kHz offset para aplicaciones exigentes.
  • Utilizar dispositivos de distribución de relojes dedicados – Los amortiguadores de fanout genéricos pueden introducir el exceso de aditivo. En lugar de ello, utilizar los ICs de distribución de relojes especificados para el flujo determinista y el ruido de fase aditiva baja (por ejemplo, HMC7044 de dispositivos analógicos o LMK04828 de TI).
  • ]Llevaduras de traza PCB rigurosamente – En un tablero, el retraso de propagación de una señal de reloj es de aproximadamente 150 ps por pulgada (en FR-4). Un desajuste de 0.1 pulgadas produce 15 ps de estiércol, que puede ser fatal para los ADC de alta velocidad. Usar routing serpentino para equiparar longitudes.
  • Ejecución de la distribución SYSREF con un diseño cuidadoso] – En los sistemas JESD204B, la señal SYSREF debe ser tratada como un reloj de alta velocidad. Enrutarlo con impedancia igualada (50 Ω) y evitar vias que introducen un skew adicional. Usar señalización diferencial (LVDS o CML) para una mejor inmunidad de ruido.
  • ]Incluya la calibración y las capacidades de diagnóstico – Incluso con un diseño perfecto, el corte residual puede existir debido a variaciones de proceso. Incluya las rutinas de auto-prueba incorporadas (BIST) o calibración externa que inyectan un tono conocido y miden la diferencia de fase entre los canales ADC.
  • Distribución óptica de los usuarios para sistemas grandes – Cuando los ADC se distribuyen en múltiples tableros o chasis, la distribución del reloj eléctrico se vuelve poco práctica debido a las longitudes de cable y las diferencias de tierra. Distribución del reloj óptica mediante una única fuente de láser y fotodetecdores pueden mantener la sincronización de nivel de femtosecond a cientos de metros.

Temas avanzados: Sincronización multi-chip e interleaving

Dos escenarios avanzados merecen especial atención: sincronizar ADCs a través de múltiples chips en una configuración interleatoria y sincronizar convertidores heterogéneos (por ejemplo, ADCs y DACs).

ADC Arrays interrelacionados por el tiempo

Los usos de intercepción M idénticos, cada muestreo a una velocidad de F s, pero con fases de reloj escalonadas para que la frecuencia de muestreo sea M × F s.

Sincronización de ADC y DAC en sistemas de transceptores

En los modernos transceptores de radios y radios de rayos escalonados, tanto los circuitos de recepción y transmisión utilizan a menudo múltiples convertidores. Los ADC y transmisores de tuberías deben compartir una referencia de fase común para permitir el dúplex de la división del tiempo o la cancelación de dúplex.

Conclusión: Sincronización como una piedra angular del rendimiento del sistema

Sincronización de bloqueos no es simplemente una buena función de imagen en sistemas multi-ADC; es la base sobre la cual todo procesamiento de datos coherente descansa. Sin ella, las ventajas de utilizar múltiples convertidores – tales como aumento de ancho de banda a través de interleaving, diversidad espacial a través del procesamiento de arrays, y ganancia de correlación – se vuelven inalcanzables.