Comprensión de microprocesadores Nanoscale

Los microprocesadores de escala son circuitos integrados construidos con características transistoras medida en nanometros — millonésimas de un metro. La miniaturización implacable predicho por La Ley de Moore] ha impulsado tamaños desde micrometers hasta nodos dominantes de la escala sub-10 nm. En estas dimensiones, las hipótesis de física clásica que guiaron los diseños de los chips de rupturas

Principales desafíos en escalar hacia abajo

1. Corrientes de túnel cuántico y de leakage

Cuando los óxidos de puerta transistor son sólo unos pocos átomos de espesor, los electrones pueden túneles a través de la capa aislante incluso cuando el transistor se supone que se “oferta”. Este túnel cuántico crea corrientes de fuga indeseables que desperdician la energía y generan calor.

2. Disipación de calor y densidad de potencia

Como los transistores se empaquetan más densamente, el calor generado por el área de unidad aumenta afiladamente. En los chips nanoescala, la densidad de energía puede superar el núcleo del reactor nuclear. Los métodos de refrigeración tradicionales, los sumideros de calor y los ventiladores, se están convirtiendo en insuficientes.

3. Precisión y rendimiento de fabricación

Los chips de fabricación con características sub-10 nm requieren un control de proceso extremo. Una sola partícula de polvo puede destruir docenas de transistores. Técnicas de litografía avanzadas como ultravioleta extrema (EUV) litografía proporcionan la resolución necesaria, pero los costos de equipo exceden $ 150 millones por herramienta. Variaciones en el proceso de grabado, deposición y dopaje de los defectos que reducen el rendimiento, el porcentaje de las velocidades funcionales por cada uno.

4. Retrasos de interconexión y efectos parasitarios

Mientras los transistores de escalas aceleran la lógica, los alambres que los conectan —llamados interconexiones— no escalan tan favorablemente. Como las secciones transversales de alambre se reducen, aumenta la resistencia y aumenta el acoplamiento capacitivo. Esto crea RC demoras que pueden dominar el rendimiento general del circuito.

5. Variabilidad y fiabilidad de los dispositivos

En la nanoescala, las pequeñas diferencias a nivel atómico se vuelven significativas. Las fluctuaciones aleatorias, la rugosidad de los bordes de línea y las variaciones del espesor del óxido causan que los umbrales transistores se desplacen de un dispositivo a otro. Esta variabilidad dificulta garantizar los márgenes de tiempo y los presupuestos de potencia a través de un chip.

6. Limitaciones materiales

El silicona no es un material de investigación único[LT], sino que se limita a los nanos. El tratamiento de los materiales de la movilidad electrónica en los canales de silicio finos, y el ancho de banda, aumentando la fuga.

Soluciones e Instrucciones de investigación actuales

Técnicas de Litografía Avanzada

La litografía EUV a 13.5 nm longitud de onda ha permitido a los 7 nm y 5 nm nodos. Las herramientas EUV de próxima generación de alta densidad (pertura anual) prometen presionar la resolución hasta 1 nm o abajo. Mientras tanto, las técnicas multi-patterning (autoalineación doble, patrón de cuádruple) permiten que las herramientas actuales imprimen características más rápidas, aunque con mayor coste y complejidad.

Nuevos Materiales de Canal

Para los 3 nm y 2 nm nodes, gate‐all‐around (GAA) transistores de efectos de efecto de campo (FETs) utilizando nanosheets apiladas de silicio están reemplazando a los finFETs. Las estructuras GAA proporcionan un mejor control electrostático y una menor fuga.

3D Integración y diseños de chiplet

En lugar de los transistores de escalado cada vez más pequeños, algunas empresas están apilando múltiples mueres verticalmente — integración 3D— utilizando vias de satélite (TSVs) y unión híbrida. Este enfoque reduce las longitudes de interconexión, mejora el ancho de banda, y puede mezclar diferentes tecnologías de proceso (por ejemplo, analógica, digital, memoria) en un solo paquete.

Computación Cuántica y Más Allá

Mientras que las nuevas tecnologías de escalado convencionales disminuyen los rendimientos, computación cuántica explota la superposición y el enredo para resolver ciertos problemas exponencialmente más rápido. Los procesadores cuánticos requieren qubits, hechos típicamente de circuitos de superconducción, iones atrapados o cubitos de giro de silicio, que funcionan con temperaturas criogénicas.

El futuro de los microprocesadores de Nanoscale

La hoja de ruta internacional para dispositivos y sistemas (IRDS) sugiere que el escalado CMOS de silicio convencional se fundirá alrededor del nodo de 1 nm, posiblemente para 2030. Después de eso, el progreso dependerá de la innovación de materiales, embalaje avanzado y mejoras arquitectónicas. Podemos ver integración heterogénea donde los chiplets construidos en diferentes materiales: el aislamiento para la lógica III

Una dirección prometedora es el uso de capacitancia negativa FETs (NC-FETs) que utilizan una capa ferroeléctrica para amplificar el voltaje de la puerta, permitiendo un menor voltaje de suministro y una potencia reducida. Otro es la adopción de motores de escala de ondas-centros fabricados como un solo chip (por ejemplo, Cerebras) – para maximizar la comunicación computa

Conclusión

Microprocesadores escaladores a la nanoescala ha dado ganancias extraordinarias en rendimiento y eficiencia, pero el viaje está lleno de obstáculos. Tunelaje cuántico, disipación de calor, precisión de fabricación, retrasos interconexos, variabilidad de dispositivos y limitaciones materiales se intensifican a medida que las dimensiones se contraigan a unos pocos miles de millones de chips de un medidor.