Le rôle critique des protocoles de série dans la conception moderne des BPC

Dans l'électronique contemporaine, la capacité de déplacer des données à grande vitesse entre les composants n'est pas négociable. Les protocoles de communication série comme PCI Express (PCIe) et Universal Serial Bus (USB) sont devenus l'épine dorsale de ce mouvement de données, permettant tout, des SSD rapides à la foudre aux connexions périphériques polyvalentes. Pour les ingénieurs, le défi n'est pas seulement de sélectionner ces protocoles mais de les intégrer dans une configuration de circuit imprimé qui préserve l'intégrité du signal et offre des performances fiables.

Que vous conçoyiez un module IoT compact ou une carte mère de serveur complexe, les principes d'impédance contrôlée, de routage différentiel et de mise à la terre appropriée s'appliquent universellement. Nous explorerons les exigences spécifiques de PCIe Gen4/Gen5 et USB 3.x/USB4, et la façon de traduire ces spécifications en une carte manufacturable et performante.

Comprendre les protocoles PCIe et USB en profondeur

Avant de plonger dans les règles de mise en page, il est essentiel d'apprécier les caractéristiques électriques de chaque protocole. Les deux s'appuient sur la signalisation différentielle, où les données sont transmises sur une paire de fils avec des tensions égales et opposées. Cela offre une excellente immunité sonore et contribue à maintenir l'intégrité du signal à haute fréquence.

PCI Express: Groupes d'architecture et de signalisation

PCIe est un bus série point à point qui utilise des voies dédiées, chacune comprenant une paire de transmission et une paire de réception. Une voie est un canal différentiel plein-duplex. Les systèmes modernes utilisent plusieurs voies (x1, x4, x8, x16) pour évaluer la bande passante. Pour une voie PCIe Gen4, le taux de données est de 16 GT/s (gigatransferts par seconde), nécessitant une impédance de trace de 85 ohms différentiel (ou 100 ohms pour les applications anciennes). Le protocole comprend des signaux supplémentaires tels que PERST (reset), REFCLK (réveil de référence) et WAKE, qui ont également besoin d'un routage attentif.

Le défi de mise en page clé est de maintenir le contrôle de l'impédance sur l'ensemble du trajet du contrôleur au connecteur, vias, et couches transversales.

USB: de USB 2.0 à USB4 et Thunderbolt

USB 2.0 utilise une paire différentielle unique (D+/D-) avec un taux de données de 480 Mbps et une impédance différentielle de 90 ohms. USB 3.x introduit des paires SuperSpeed (SSTX et SSRX) fonctionnant à 5 GT/s (USB 3.2 Gen 1) ou 10 GT/s (USB 3.2 Gen 2), chacune nécessitant une impédance différentielle de 90 ohms ainsi. USB4 et Thunderbolt 3/4 utilisent le connecteur USB-C et fonctionnent à 40 Gbps, basé sur la même couche électrique que PCIe, ce qui signifie 85 ohms impédance différentielle pour les voies à grande vitesse. Un design USB-C doit gérer plusieurs types de signaux: USB 2.0, paires SuperSpeed, utilisation de bande latérale (SBU) et signaux de canal de configuration (CC). Le connecteur lui-même est petit et haute densité, rendant le routage de rupture particulièrement difficile.

Principales considérations pour la conception des BPC : de la théorie à la mise en page

La traduction des besoins électriques en décisions de mise en page physique est l'endroit où l'expertise réelle est requise. Ci-dessous sont les facteurs critiques qui doivent être abordés pendant la phase de conception.

Contrôle de l'impédance : la fondation du design à haute vitesse

L'impédance contrôlée n'est pas facultative. L'impédance caractéristique d'une trace est déterminée par sa largeur, sa distance par rapport au plan de référence et la constante diélectrique du matériau PCB. Pour PCIe, la cible d'impédance différentielle est de 85 ohms (avec une tolérance typique de ±10%). Pour USB 3.x, il est de 90 ohms. Votre maison PCB doit fournir des coupons d'impédance pour chaque empilement de couche pour vérifier cela.

Utilisez un résolveur de champ (comme Polar Si8000 ou HyperLynx) pour calculer la géométrie de trace requise pour votre empilement spécifique. Par exemple, sur une planche standard à 4 couches d'une épaisseur de 0,062, une paire différentielle de microstrip avec 5 mil de largeur de trace et 7 mil d'espacement (de la bordure à la bordure) pourrait atteindre 90 ohms, mais les valeurs exactes dépendent du matériau prépréfig et du poids du cuivre.

Toujours préciser l'impédance requise sur votre dessin de fabrication. En outre, considérez l'impact du masque de soudure. Masque de soudure réduit légèrement l'impédance, de sorte que vos calculs pré-masque devraient tenir compte de ceci. Une bonne règle est de concevoir une impédance 2-3 ohm plus élevée que la cible pour compenser l'effet masque de soudure. Pour plus de détails sur le contrôle de l'impédance, se reporter à Guide des instruments de la polar sur l'impédance contrôlée.

Intégrité du signal : réflexions, crosstalks et atténuation

Chaque discontinuité de la ligne de transmission provoque une réflexion. Les voies, les connecteurs et les changements de largeur de la trace créent des erreurs d'impédance. Pour les signaux à grande vitesse, minimisez le nombre de vias. Lorsque les vias sont inévitables (p. ex., pour les changements de couches), utilisez une technique de forage arrière pour enlever le stub inutilisé, qui agit autrement comme une cavité résonante. Gardez la longueur de la tige en dessous de 12 mil pour les signaux de 16 Gbps.

Crosstalk peut être géré en augmentant l'espacement entre les paires différentielles adjacentes. Une règle courante est de garder l'espacement entre les deux paires différentielles au moins 5 fois la largeur de la trace.

Les pertes diélectriques augmentent avec la fréquence, donc pour les longues traces PCIe (plus de 8 pouces), envisager d'utiliser un stratifié à faible perte comme Megtron 6 ou Isola Tachyon. Le budget de perte d'insertion pour un canal PCIe Gen4 est généralement d'environ 20 dB. Les concepteurs doivent simuler l'ensemble du canal du conducteur au récepteur, y compris le connecteur, pour assurer la conformité.

Chemins de terre et de retour

Un plan sol solide et continu est essentiel pour les signaux à grande vitesse. Le plan sol fournit une trajectoire de retour à faible inductance pour les signaux différentiels. Toute ouverture ou division dans le plan sol force le courant à trouver une trajectoire alternative, créant une grande antenne en boucle qui rayonne EMI et dégrade la qualité du signal. Ne pas faire passer une paire différentielle à grande vitesse sur une division dans le plan sol. Si vous devez changer de plan de référence (p. ex., du cuivre supérieur au plan sol sur la couche 2, puis au plan de puissance sur la couche 4), placer les points de couture à proximité du signal par des voies pour fournir une trajectoire de retour.

Trace Longueur et contrôle de la broche

Pour les paires différentielles, les deux traces doivent être appariées en longueur à quelques picosecondes de brochette. Cela garantit que le signal différentiel reste équilibré. Pour PCIe Gen4, le brochette intrapair doit être inférieur à 5 ps, ce qui correspond à environ 30-35 mil de longueurs d'inadéquation (selon le délai de propagation). Utilisez des motifs de méandre (trombone) pour ajuster la longueur de la trace plus courte. Faites en sorte que les courbes douces (rayons d'au moins 3x la largeur de la trace) pour éviter les discontinuités d'impédance.

Pour les bus multi-lanes comme PCIe x4 ou x8, le brochette inter-lane est également important. PCIe exige généralement que le brochet total entre les voies soit inférieur à 0,15 UI (intervalle unitaire), ce qui signifie qu'à 16 GT/s environ 9,4 ps.

Pour USB 3.x, le skew intra-pair pour les paires SuperSpeed devrait être inférieur à 5 ps, et les deux paires SuperSpeed (SSTX et SSRX) devraient être appariés à moins de 100 mil pour éviter le skew dans le connecteur. USB 2.0 D+/D- est plus indulgent, mais les assortir à moins de 50 mil réduit encore le bruit en mode commun.

Conseils pour l'acheminement PCIe et USB: Techniques pratiques

Avec les fondamentaux en place, let , se concentrer sur le processus de routage réel. L'objectif est de créer un chemin qui préserve la qualité du signal du contrôleur au connecteur.

Règles de routage différentielle de paires

  • Raccordement:[ Relier les deux traces d'une paire différentielle aussi étroitement que possible (généralement 5-8 mil de bord à bord) pour maintenir un couplage serré, ce qui réduit le rayonnement en mode commun et améliore l'immunité sonore.
  • Espacement continu:[ Maintenir le même espacement entre la paire sur toute la route. Toute variation d'espacement change l'impédance différentielle. Lorsque vous entrez dans un bloc de connecteur ou un bloc de couplage via, le couplage change. Utilisez un tampon d'impédance pour élargir progressivement l'espacement près du bloc.
  • Éviter les plis de 90 degrés : Utiliser des plis chanfreinés de 45 degrés ou des arcs incurvés avec un rayon d'au moins 3x de la largeur de la trace.
  • Keep Out Zones:[ Ne pas diriger d'autres signaux (surtout les horloges ou I2C) dans les 50 mil d'une paire différentielle. Ces signaux agresseurs peuvent coupler dans la paire et causer des embrouillements.

Layer Stackup et la stratégie Via

Pour PCIe Gen3 et plus, utilisez un empilement de couches qui fournit un plan de référence solide adjacent à chaque couche de signal. Un empilement typique de 4 couches est : Signal (haut) – Sol – Puissance – Signal (bas). Les couches supérieure et inférieure sont utilisées pour le routage des signaux à haute vitesse, le plan de sol adjacent fournissant le chemin de retour.

Pour PCIe Gen5 à 32 GT/s, envisager d'utiliser des microvias (laser-percé) avec un perceur de 4 mil pour minimiser les effets de stub. Placer un sol à côté de chaque signal via (dans les 30 mil) pour fournir un chemin de retour à faible inductance. Si vous avez une paire différentielle de couches de transition, utilisez une paire de vias sol (un pour chaque signal via) pour maintenir le couplage.

Emplacement du connecteur et routage de la rupture

Pour USB-C, le connecteur a 24 broches, et les paires à grande vitesse sont situées au centre du connecteur. La zone de rupture est très congestionnée. Faites suivre les paires SuperSpeed sur les couches extérieures pour éviter les stubs. Utilisez les paires A/B D+ et D- (USB 2.0) sur les couches intérieures si possible. Pour les connecteurs PCIe bord (comme dans une carte graphique), les traces doivent passer du contrôleur aux doigts d'or avec une longueur minimale. Utilisez un motif de fanout qui correspond au picotement du connecteur et évitez les voies de croisement.

Il est souvent utile de se référer à la spécification USB 3.2 pour les recommandations exactes de cassure, ou à la spécification de base PCIe pour l'attribution des voies et les limites de calage.

Pratiques exemplaires supplémentaires pour un design robuste à haute vitesse

Au-delà des lignes directrices de base, plusieurs pratiques supplémentaires peuvent améliorer considérablement la fiabilité de votre conception.

Intégrité et découplage de la puissance

Pour PCIe, utilisez un condensateur en vrac (10-100 μF) et plusieurs condensateurs de contournement haute fréquence (0,1 μF et 0,01 μF) dans un réseau situé près des goupilles d'alimentation. Utilisez des condensateurs à faible ESL (inductance de série équivalente) en paquets 0402 ou 0201. Le plan de puissance devrait avoir une faible impédance sur une large gamme de fréquences. Utilisez des outils de simulation d'intégrité de puissance (PI) comme Sigrity ou HyperLynx PI pour vérifier que l'ondule de tension reste conforme aux spécifications (habituellement ±3% pour PCIe).

Protection et filtrage ESD

Les connecteurs USB sont exposés à la décharge électrostatique (ESD) des câbles et du toucher humain. Placez les diodes TVS sur les lignes D+/D- et SuperSpeed près du connecteur. Choisissez un TVS avec une faible capacité (moins de 0,5 pF) pour éviter l'intégrité dégradante du signal. Pour USB 2.0, les étranglements à mode commun sont souvent utilisés pour supprimer le bruit à mode commun, mais ils peuvent être omis si la mise en page est prudente.

Simulation avant fabrication

Deux types de simulation sont essentiels : l'intégrité du signal (SI) et la compatibilité électromagnétique (EMC). Utilisez un outil SI comme Ansys HFSS ou Keysight ADS pour modéliser le canal du conducteur au récepteur. Simulez le profil d'impédance et le diagramme d'impédance du domaine (TDR). Pour PCIe Gen4, l'ouverture des yeux doit être d'au moins 0,3 UI et le jitter doit être inférieur à 0,15 UI p-p. Pour USB 3.2, le masque oculaire conforme est défini dans la spécification. La simulation EMC (à l'aide d'outils comme CST Studio) peut prédire les émissions irradiées de la carte et aider à localiser les structures d'antenne.

Pour un examen plus approfondi des flux de travail de simulation, la page Keysight PCIe design and test solutions fournit des ressources précieuses.

Essais et validation

Une fois la planche fabriquée, des tests rigoureux sont obligatoires. Utilisez un réflecteur de domaine temporel (TDR) pour mesurer l'impédance des paires différentielles. Vérifiez que l'impédance se situe à ±10% de la cible. Utilisez un oscilloscope avec une sonde à haut bande (16 GHz pour PCIe Gen4) pour saisir le diagramme oculaire. Vérifiez si la marge de jitter ou de tension est excessive.

Pour USB, utilisez un testeur de conformité USB (comme les testeurs Lecroy Voyager ou Teledyne LeCroy USB) pour exécuter la suite d'essai de conformité officielle. Pour PCIe, utilisez un analyseur de protocole PCIe ou un testeur BER (bit error rate) pour confirmer que le taux d'erreur bit est inférieur à 1e-12.

Gestion thermique

Le contrôleur PCIe et le contrôleur de distribution d'énergie (PD) USB peuvent nécessiter des vias thermiques sous les paquets QFN ou BGA. Utilisez un tampon thermique et connectez la palette exposée à un plan de sol avec plusieurs vias thermiques. Assurez-vous que les traces de vitesse élevée ne sont pas acheminées directement sur les points chauds pour éviter un chauffage supplémentaire qui pourrait modifier la constante diélectrique du substrat.

Conclusion: Construire une fondation pour une communication fiable à haute vitesse

L'intégration de PCIe et d'USB dans une configuration PCB est une discipline qui combine la théorie électrique avec des contraintes de fabrication pratiques. En se concentrant sur le contrôle de l'impédance, l'intégrité du signal, la mise à la terre appropriée et le routage méticuleux, vous pouvez créer une conception qui répond aux marges de temps et de bruit strictes requises par les protocoles de série modernes.

Chaque projet est unique, mais les principes de base restent constants. Commencez par un empilement solide, appliquez des règles de routage strictes pour les paires différentielles et ne sous-estimez jamais l'importance d'un chemin de retour propre. Comme les taux de données continuent à grimper – PCIe Gen6 atteindra 64 GT/s – les mêmes pratiques exemplaires deviendront encore plus critiques.