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Comprendre le défi de la conception de PCB à mémoire haute vitesse

La conception de cartes de circuits imprimés pour les interfaces mémoire haute vitesse telles que DDR4 et DDR5 est l'une des tâches les plus exigeantes de l'ingénierie électronique moderne.Avec DDR5 atteignant des taux de données au-delà de 8400 MT/s et fonctionnant à des tensions inférieures à celles de ses prédécesseurs, chaque trace, via et les questions de placement des composants. L'intégrité du signal, l'intégrité de la puissance et la fermeture du temps deviennent des exigences non négociables.Une seule erreur de disposition peut causer des défaillances intermittentes, la corruption des données ou l'instabilité complète du système.

Principales différences entre le DDR4 et le DDR5 qui affectent la conception des BPC

Avant de plonger dans les règles de mise en page, il est essentiel de comprendre comment DDR5 diffère de DDR4 aux niveaux électrique et physique. Ces différences ont un impact direct sur les choix de conception des PCB.

Taux de données et tension

Le DDR4 fonctionne à partir de 2133 MT/s jusqu'à 3200 MT/s avec une DMV nominale de 1,2 V. Le DDR5 commence à 4800 MT/s et est spécifié jusqu'à 8400 MT/s (et ira plus haut dans les futures mises à jour standard), avec la DMV réduite à 1,1 V. La tension inférieure signifie que les marges sonores sont plus serrées et les exigences d'intégrité du signal sont plus strictes.

Fin de la période de traitement des données (ODT) et DAO dynamique

DDR4 utilise un DAO qui peut être configuré statiquement par rang ou par commande. DDR5 introduit un DAO dynamique[, qui ajuste l'impédance de terminaison lors des opérations de lecture et d'écriture. Cela améliore la qualité du signal sur les lignes de données, mais exige que le concepteur de PCB coordonne les profils d'impédance à travers le canal, surtout lorsque plusieurs rangs sont présents.

Rétroaction des décisions Péréquation (DFE) et EQ de l'émetteur

Le DDR5 prescrit le DFE au récepteur et l'égalisation des émetteurs pour les opérations d'écriture. Ces techniques compensent les pertes de canaux, mais elles reposent sur une conception de base propre des PCB.

Changements dans la livraison de l'électricité

DDR5 déplace une grande partie de la gestion de l'énergie de la carte mère vers la DIMM elle-même (PMIC sur module), mais la carte principale doit encore fournir VDD propre, VDDQ, et VPP. Les vitesses plus élevées et les tensions plus basses exigent un réseau de distribution d'énergie robuste (PDN) avec une impédance très faible jusqu'à plusieurs centaines de mégahertz.

Intégrité du signal Principes fondamentaux pour la mémoire haute vitesse

L'intégrité des signaux (SI) est la discipline qui consiste à s'assurer que les signaux électriques arrivent au récepteur avec une amplitude, une marge de timing et une immunité sonore suffisantes pour être interprétés correctement.

Impédance contrôlée

Chaque trace de signal de DDR doit avoir une impédance caractéristique constante, généralement 40 Φ mono-end pour les lignes de données et 80 Φ différentiel pour les paires de DQS (certains standards utilisent 39 Φ ou 50 ↓; suivre la recommandation du fournisseur de mémoire Φ). Ceci est obtenu par une conception de empilement appropriée, la largeur de trace, et l'épaisseur diélectrique.

Réduction des interférences

Les signaux de DDR sont étroitement couplés.Les traces de données sur la même couche ou les couches adjacentes peuvent induire des échanges croisés. Pour réduire les échanges croisés, maintenir un espacement adéquat (généralement 3 à 5 fois la largeur de la trace) entre les signaux non liés et les bus d'adresse/de commande sur les couches séparées des voies d'octets de données lorsque possible.

Diagramme des yeux et marge temporelle

Pour le DDR5, la fenêtre de données valide (tVAC) est très étroite. La conception des PCB doit minimiser les jitters (au hasard et déterministe) et s'assurer que l'œil est suffisamment ouvert pour répondre aux réglages et aux temps de maintien du récepteur. Les marges de temps sont affectées par le biais de la balance entre DQS et DQ, de sorte que l'appariement de longueur dans les tolérances serrées (habituellement ±1 mm pour les groupes de données) est obligatoire.

Conception de l'embout pour PCB DDR4 et DDR5

Une pile bien conçue est la base d'une interface mémoire à haute vitesse réussie. Le nombre de couches, le choix des matériaux, et l'arrangement des plans contrôle l'impédance, les chemins de retour, et le bruit global.

Dénombrement des couches et affectation des plans

Pour DDR4, une carte de 8 couches est courante, avec des couches dédiées aux signaux, au sol et à la puissance. Pour DDR5, 10 à 12 couches sont souvent nécessaires.

  • Couche 1: Signal supérieur (côté composant) – signaux DDR, ventilateur de paquet
  • Couche 2: Plan au sol
  • Couche 3: Signal – Adresse/commande, contrôle
  • Couche 4: Plan d'alimentation (VDD ou VDDQ)
  • Couche 5: Signal – Voies d'octets de données, paires différentielles DQS
  • Couche 6: Plan au sol
  • Couche 7: Signal – données supplémentaires ou routage sur les couches intérieures
  • Couche 8: Plan au sol
  • Couche 9: Plan d'alimentation (si nécessaire)
  • Couche 10: Signal du bas (côté composante secondaire)

Chaque couche de signal doit être adjacente à un plan de référence solide (sol ou puissance) pour une impédance contrôlée et une continuité du courant de retour. Évite les divisions dans les plans de référence sous des traces à grande vitesse.

Choix matériels

La norme FR-4 peut être utilisée pour le DDR4 jusqu'à environ 2 400 MT/s, mais pour le DDR5 et les vitesses supérieures DDR4, il est recommandé de disposer d'un matériau à faible perte comme MEGTRON 6, Panasonic Megtron ou Isola 370HR. Les tolérances de facteur de dissipation (Df) et de constante diélectrique (Dk) affectent l'atténuation du signal et la variation d'impédance.

Contrôle de l'impédance dans le stackup

Pour une trace de 50 Φ sur une couche interne avec un noyau de 4 mil et un cuivre de 1 oz, une largeur typique peut être de 5 à 6 mil. Les paires différentielles pour DQS utilisent une impédance différentielle de 80 Φ, ce qui signifie généralement une largeur de 4 à 5 mil avec un espacement de 5 à 6 mil entre les bords.

Lignes directrices pour l'acheminement : correspondance de longueur et topologie

Les interfaces mémoire DDR se composent de plusieurs groupes de signaux, chacun avec des contraintes de routage spécifiques. Comprendre ces groupes et appliquer la topologie correcte est essentiel.

Adresse/commande et signaux de contrôle

Dans DDR4 et DDR5, les signaux d'adresse, de commande et de commande sont tous à un seul bout et partagent une horloge commune (CK). Ces signaux sont acheminés dans une topologie fly-by (DDR5 mandate le vol pour tous les grades). En mode volant, les signaux daisy-chain à travers chaque DRAM, chaque appareil ayant un talon de moins de quelques millimètres. Cela réduit les réflexions et simplifie le routage sur les modèles multi-rangs.

  • Longueur de la trace: Tous les signaux d'adresse/de commande doivent être appariés à ±10 ps (environ ±1,5 mm) de la trace de CK à chaque emplacement de DRAM.
  • Termination:[ Un bloc de résistance (termination VTT) tire les signaux vers VDD/2 à l'extrémité de la chaîne. Souvent une résistance par signal, placé après le dernier DRAM.

Voies d'octets de données (DQ, DQS, DM)

Chaque groupe de données (8 bits plus DQS, DM) est un bus synchrone avec les sources où DQS fournit l'horloge pour ce groupe. Ces signaux doivent être étroitement appariés:

  • Chaque DQ dans un octet doit être à ±1 mm de sa paire de DQS correspondante.
  • DQS différentiels paire:[ Les deux traces DQS doivent être appariées à ±0,1 mm et garder un espacement constant (pas plus d'un rapport largeur-spacité de 1:1) pour maintenir l'impédance différentielle.
  • Toutes les voies d'octets doivent être assorties à ±10 mm pour minimiser les retards de retournement de lecture/écriture.

Signalisations d'horloge (CK, CK#)

La paire d'horloge différentielle est la référence la plus critique pour le moment. Faire le trajet le plus court possible, en évitant les vias si possible. Correspondre aux jambes positives et négatives à ±0,1 mm. Conserver la paire isolée des autres signaux par au moins 4× la largeur de la trace. Terminer la paire d'horloge avec un réseau de résistance près de la dernière DRAM (habituellement 100 Φ à travers la paire, avec un condensateur à terre de chaque côté pour la terminaison AC).

Topologie Choix : Fly-By vs T-Topologie

Le DDR4 peut être utilisé soit par avion, soit par T. Le DDR5 nécessite le vol par avion. Le vol par avion est plus facile à effectuer, mais il introduit des retards de propagation entre les rangs qui doivent être compensés par le contrôleur mémoire. Pour le DDR4, unetopologie en T peut équilibrer les retards si les longueurs des branches sont assorties, mais elle crée des problèmes de stub au centre du robinet.

Résiliation et intégrité du pouvoir

Une terminaison adéquate empêche les réflexions et garantit que les signaux s'ajustent dans la fenêtre de synchronisation requise.

Fin de la TTT pour l'adresse/commande

Tous les signaux d'adresse et de commande sont terminés par VTT (VDD/2) à l'aide d'un tableau de résistance. Les résistances de fin doivent être placées immédiatement après la dernière DRAM de la chaîne à commande directe. Le plan VTT doit fournir du courant continu et être correctement découplé avec des condensateurs haute fréquence (100 nF X5R) et des condensateurs en vrac (10–47 μF). L'impédance du plan VTT doit être faible, de préférence en dessous de 1 γ jusqu'à 100 MHz.

ODT pour les lignes de données

La terminaison sur le disque est intégrée à l'intérieur du DRAM et du contrôleur. La valeur ODT (par exemple 40 ↓, 60 ↓) est réglée par des registres de configuration. Le concepteur de PCB doit s'assurer que l'impédance de trace correspond à la cible ODT pour un transfert de puissance optimal.

Réseau de distribution d'électricité (PDN)

Le PDN doit fournir une tension propre et stable aux DRAM avec un écoulement minimal. L'impédance cible est généralement inférieure à 10 m. Pour le VDD/VDDQ jusqu'à la bande passante de la mémoire (plusieurs centaines de MHz pour DDR5). Utilisez des valeurs de condensateur de découplage multiples (100 nF, 1 μF, 10 μF, 100 μF) placées aussi près que possible des broches DRAM. Les plans de puissance doivent être à faible inductance (mince diélectrique) et chaque DRAM doit avoir au moins deux vias de la broche de puissance au plan. Simulez l'impédance PDN avec un outil comme Sigrity ou LTSpice.

Simulation et vérification

La simulation n'est pas facultative pour les interfaces mémoire à grande vitesse. Elle identifie les problèmes qui ne peuvent pas être pris par les seuls examens de la mise en page.

Simulation préalable à la sortie

Avant de commencer la mise en page, créez un modèle de topologie avec le contrôleur mémoire, les traces PCB et DRAM. Utilisez les modèles IBIS (fournis par le fournisseur de mémoire et le fournisseur SoC). Exécutez des simulations pour déterminer les longueurs de trace admissibles, les valeurs de cumul de couches, les valeurs de terminaison et le calendrier le plus défavorable.

Simulation après la fermeture

Après le routage, extraire la géométrie réelle du panneau (RLC parasitaire) et simuler le canal complet. Vérifiez les diagrammes oculaires à chaque DRAM pour chaque octet de données et pour les signaux d'adresse/de commande. Validez que la hauteur et la largeur de l'œil répondent aux spécifications du récepteur. Exécutez également des simulations de paramètres S pour vérifier la perte d'insertion, la perte de retour et le crosstalk.

Outils et normes SI

Les outils de simulation populaires comprennent HyperLynx, ADS, HSPICE et Sigrity (maintenant partie de Cadence).De nombreux fabricants de mémoire (Micron, Samsung, SK Hynix) publient des notes d'application et des exigences de conformité qui définissent les limites minimales de masque oculaire.

Mise en page des meilleures pratiques pour les DDR4 et DDR5

Au-delà de l'acheminement et du cumul, plusieurs techniques de mise en page améliorent les performances :

  • Zones de rétention:[ Ne pas diriger d'autres signaux sous des composants DDR ou près de connecteurs DIMM. Maintenir un vide sous la zone de rupture BGA pendant au moins une couche pour réduire le crosstalk.
  • Entretien de la voie:[ Utilisez la plus petite taille par le fabricant de BPC pour réduire par le biais de la capacité de la tige et du parasite. Pour DDR5, envisagez les vias de forage en arrière pour enlever les traverses de signal qui traversent des couches inutilisées.
  • Découplage de la position du condensateur:[ Placez 100 condensateurs nF aussi près que possible des goupilles DRAM, avec des vias reliant le condensateur directement au plan de puissance. Évitez les traces de puissance de routage au condensateur – utilisez des remplissages d'inondation.
  • Ragument de paire différent:[ Gardez les deux traces d'une paire DQS serrée ensemble (coupée de bord) et maintenez la symétrie. Évitez les coins à 90°; utilisez 45° mitre ou arcs. Chaque paire différentielle doit être jumelée en elle-même et les lignes DQ individuelles au sein du groupe.
  • Continuité du plan de référence :[ Ne pas parcourir une trace à grande vitesse sur une ouverture du plan de référence à moins qu'un condensateur de couture ne soit fourni.

Considérations relatives à la fabrication et aux essais

Les décisions de conception affectent également votre capacité à fabriquer et tester le panneau de façon fiable.

Conception pour la fabrication

Spécifiez test d'impédance contrôlé[ sur le dessin de fabrication de BPC. Ajoutez des coupons d'impédance sur le panneau qui imitent la géométrie exacte de la mise en place et de la trace des filets à grande vitesse. Le manufacturier testera ces coupons avec un TDR pour certifier l'impédance. Pour DDR5, les tolérances de ±10% sont typiques, mais de nombreux OEM nécessitent ±5%.

Essais et débogage

Après le montage de la carte, effectuer réflexion du domaine temps-temps (TDR)[ sur des filets critiques pour mesurer l'impédance réelle et détecter les discontinuités. Utilisez un oscilloscope avec des sondes différentielles pour capturer les signaux d'écriture et de lecture DDR5. De nombreux contrôleurs de mémoire ont des modes de test intégrés de retour en boucle et PRBS qui aident à valider SI. Pour la validation finale, exécutez des tests de contrainte mémoire (par exemple, MemTest86) sur les angles de température et de tension.

Ressources externes et lectures complémentaires

Pour des plongées plus approfondies dans des sujets spécifiques, consultez ces références faisant autorité :

Conclusion

La conception de PCB pour les interfaces DDR4 et DDR5 nécessite une approche disciplinée, ancrée dans les principes d'intégrité des signaux et de puissance. Les vitesses plus élevées et les tensions plus basses de DDR5 ne laissent aucune marge pour les raccourcis. En ingénierie rigoureuse, en appliquant une correspondance rigoureuse de longueur, en utilisant une terminaison appropriée et en validant les conceptions par simulation, les ingénieurs peuvent produire des sous-systèmes de mémoire fiables qui répondent aux exigences de l'informatique moderne.