Les familles de logiques numériques constituent les éléments fondamentaux de tous les systèmes électroniques modernes.Une famille de logiques est un ensemble normalisé de technologies utilisées pour mettre en œuvre des portes de logique numérique (AND, OR, NOT, etc.) et des circuits plus complexes comme les tondeuses, les compteurs et les processeurs. Le choix de la famille de logiques influence directement la vitesse, la consommation d'énergie, l'immunité sonore et le coût d'un design numérique.Les trois familles classiques – la logique transistor-transistor (TTL), la logique complémentaire métal-oxyde-semiconducteur (CMOS) et la logique emmert-couplée (ECL) – ont été largement étudiées et utilisées depuis des décennies.

Logique transistor-transistor (TTL)

TTL a été introduit par Texas Instruments dans les années 1960 et est rapidement devenu la famille de logiques dominantes pour l'intégration à échelle moyenne (MSI) et les circuits d'intégration à petite échelle (SSI). Il utilise des transistors bipolaires de jonction (BJT) comme éléments de commutation primaires. Une porte TTL standard est constituée d'un transistor d'entrée multi-émitters, d'un transistor de phase-splitter et d'une sortie totem-pole. Le transistor multi-émitters permet la mise en œuvre de NAND et ET fonctions avec un nombre minimal de composants. La sortie totem-pole fournit une traction active et une traction-down, donnant à TTL une bonne capacité de sortie.

Niveaux de tension et marges de bruit

Pour une porte TTL standard (par exemple, la série 7400), les niveaux de tension de sortie garantis sont:

  • VOH (haute puissance) ≥ 2,4 V (généralement 3,4 V sous charge lumineuse)
  • VOL (faible débit) ≤ 0,4 V
  • VIH (haute input) ≥ 2,0 V
  • VIL (inférieure à la valeur initiale) ≤ 0,8 V

Les seuils de tension d'entrée fournissent une marge de bruit de 0,4 V pour les deux états logiques. Ceci est adéquat pour de nombreuses applications mais peut être une limitation dans les environnements industriels bruyants.

Vitesse et consommation d'énergie

La sous-famille TTL (74LS) a un retard de propagation typique d'environ 9 à 10 ns par porte et une dissipation de puissance d'environ 2 mW par porte (à 5 V d'alimentation). Les sous-familles plus rapides comme 74S (Schottky) utilisent des transistors à pinces Schottky pour réduire le temps de stockage, ce qui permet d'obtenir des retards de 3 à 4 ns mais avec une puissance plus élevée (20 mW/porte).

Éventail et interface

Une porte TTL standard peut conduire jusqu'à 10 charges TTL standard (fan-out de 10) sans circuits tampons externes. Cependant, le courant d'entrée pour une porte TTL est important : une entrée basse logique nécessite un courant d'approvisionnement (généralement 1,6 mA), tandis qu'une entrée élevée nécessite un courant de descente (40 μA). Cela signifie que la conduite d'une porte TTL à partir d'une sortie CMOS peut nécessiter une résistance de traction pour assurer que la tension de haut niveau respecte le seuil de 2,0 V.

Applications et avantages

TTL reste utilisé à des fins éducatives, dans les systèmes anciens et dans les applications où l'alimentation 5 V est déjà disponible. Il est robuste, relativement immunisé contre les décharges électrostatiques (EDS) par rapport au CMOS précoce, et sa force de sortie est utile pour conduire les LED, relais et autres composants discrets.

Pour plus de détails, voir le Texas Instruments TTL Logic Data Book et l'article Wikipedia sur TTL.

Complémentaire métal-oxyde-semiconducteur (CMOS)

La technologie CMOS utilise des paires complémentaires de transistors à effet de champ à canaux p et n pour réaliser des fonctions logiques. Son avantage clé est une consommation d'énergie statique extrêmement faible car un transistor de chaque paire est toujours éteint lorsque l'état logique est stable.

Structure et fonctionnement internes

Un onduleur CMOS de base est constitué d'un transistor pMOS (pull-up) et d'un transistor nMOS (pull-down). Lorsque l'entrée est faible (0 V), le pMOS s'allume et le nMOS s'éteint, tirant la sortie vers VDD. Lorsque l'entrée est élevée (V[DD), le nMOS s'allume et le pMOS s'éteint, tirant la sortie vers le sol. Comme il n'y a pas de chemin direct entre VDD et le sol à l'état stable, le courant statique est négligeable (seulement les courants de fuite dans la gamme de picoamps aux nanoamps).

Niveaux de tension et immunité sonore

Les sorties CMOS sont rail-rail: V[OH -DD[ et VOL[ -0 V. Les seuils d'entrée sont généralement d'environ la moitié de VDD[ (pour les familles CMOS standard), ce qui fournit d'excellentes marges sonores – souvent aussi élevées que 30 à 40 % de VDD. Pour une alimentation de 5 V, la marge sonore peut être de 1,5 V ou plus, ce qui rend CMOS très robuste dans les environnements bruyants.

Consommation d'énergie: statique vs dynamique

Bien que la puissance statique soit presque nulle, la consommation de courant CMOS devient significative lors de la commutation en raison de la puissance dynamique : P = CL[ V[DD[2 f, où C[L est la capacité de charge, V[DD[ est la tension d'alimentation, et f est la fréquence de commutation.

Délai de propagation et vitesse

Le délai de portage du CMOS est déterminé par le temps nécessaire pour charger et décharger la capacité de charge par la résistance des MOSFET. Le CMOS précoce (p. ex., série 4000) était relativement lent, avec des retards dans les dizaines de nanosecondes. Cependant, à mesure que les dimensions des caractéristiques diminuaient, la vitesse du CMOS s'est améliorée de façon spectaculaire.

Mise en place et protection

Un problème historique avec CMOS est le lock-up, une condition où les transistors bipolaires parasites dans la structure CMOS s'allument, créant un chemin de faible impuissance entre VDD et le sol. Cela peut détruire la puce. Les processus CMOS modernes comprennent des anneaux de protection et d'autres techniques de conception pour supprimer le lock-up.

Sous-familles et applications

Les sous-familles logiques communes du CMOS comprennent :

  • 4000 série: Large gamme d'alimentation (3–15 V), très faible puissance, mais lente (50–100 ns).
  • 74HC / 74HCT[: CMOS à haute vitesse avec des niveaux de tension compatibles avec TTL (HCT).
  • 74AC / 74ACT: CMOS avancé, plus rapide (3–6 ns), lecteur de sortie plus élevé.
  • CMOS à basse tension (LBC, AVC): Fonctionne à 1,8 V à 3,3 V, utilisé dans les dispositifs alimentés par batterie.

CMOS est utilisé dans tout, de la logique de colle simple aux SoC complexes. Sa capacité à intégrer des millions de transistors avec une puissance de veille minimale le rend indispensable. Pour plus de détails, voir le .

Logique couplée à un émitter (ECL)

Contrairement à TTL, où les transistors saturent (entrent dans la saturation profonde), les transistors ECL sont toujours conservés dans la région linéaire, éliminant ainsi le temps de stockage qui ralentit la logique saturée. ECL est donc la famille logique la plus rapide, avec des délais de portance aussi bas que 0,5–2 ns.

Principes de fonctionnement

Une barrière ECL de base utilise une paire différentielle avec une source commune de courant d'émetteur. La tension d'entrée est comparée à une tension de référence (généralement VBB. Lorsque l'entrée est supérieure à VBB, le transistor d'entrée conduit et dirige le courant loin du transistor de référence, produisant des sorties complémentaires. La sortie est prise des résistances de collecteur (sorties d'émetteurs ouverts) et est souvent reliée à une résistance à traction à une alimentation négative (par exemple, -5,2 V pour ECL 10K).

Niveaux de tension et balancement logique

ECL fonctionne traditionnellement avec une alimentation électrique négative (VEE[ = -5,2 V ou -4,5 V) et se terre comme rail positif. La balançoire logique est petite (environ 800 mV) pour obtenir un changement rapide.

  • VOH -0,9 V (haute puissance)
  • VOL -1,7 V (faible rendement)
  • VIH (haute input) ≥ -1,105 V
  • VIL (inférieure à la valeur initiale) ≤ -1,475 V

Ces niveaux sont proches du sol, rendant les sorties ECL compatibles avec PECL (ECL Positive) quand une alimentation +3.3 V ou +5 V est utilisée à la place. La petite oscillation de tension réduit le temps nécessaire pour charger des capacités parasites, contribuant à la vitesse élevée.

Considérations relatives à la sortie et à la transmission de l'éventail

Les sorties ECL ont une impédance de sortie faible (typiquement 7–15 ↓) et sont conçues pour conduire des lignes de transmission terminées (50 ↓ ou 75 ↓). Cela rend ECL idéal pour les signaux numériques haute fréquence où les réflexions doivent être minimisées. Le ventilateur-out est élevé, mais chaque charge ajoute à la charge capacitive et peut dégrader les vitesses de bord si elle n'est pas correctement terminée.

Consommation d'énergie et gestion de la chaleur

La conception à courant constant signifie que les portes ECL tirent un courant constant, indépendamment de l'activité de commutation. Une seule porte ECL peut consommer 10 à 40 mW, et un grand système ECL peut dissiper des dizaines de watts, nécessitant une gestion thermique prudente – puits de chaleur, refroidissement par air forcé ou refroidissement liquide dans des configurations denses.

Sous-familles et applications

Les principales familles de LPEC comprennent :

  • ECL 10K: -5.2 V, délai de porte d'environ 1–2 ns, puissance ~25 mW/porte.
  • ECL 100K: version améliorée, alimentation en -4,5 V, plus rapide (0,75–1 ns), meilleure stabilité de température.
  • ECLinPS / ECLinPS Lite: De l'ON Semiconductor (maintenant onsemi), ECL ultra-haute vitesse avec des retards inférieurs à 500 ps.

L'ECL est utilisé dans les communications haute fréquence (récepteurs à fibre optique), le radar, les instruments à grande vitesse (oscilloscopes, analyseurs logiques) et les supercalculateurs anciens (Cray). Pour un aperçu technique détaillé, voir la onsemi ECL Application Note.

Analyse comparative de TTL, CMOS et ECL

Le tableau ci-dessous résume les paramètres clés pour les représentants typiques de chaque famille (norme TTL 74LS, CMOS 74HC et ECL 10K) :

ParameterTTL (74LS)CMOS (74HC)ECL (10K)
Supply voltage5 V ± 5%2–6 V-5.2 V (or +3.3/5 V for PECL)
Logic swing~3.0 VVDD – 0 V~0.8 V
Propagation delay (typical)9–10 ns7–10 ns1–2 ns
Static power per gate~2 mW~1 µW (leakage)25 mW
Dynamic powerModerateC V² fNearly constant (high)
Noise margin0.4 V~1.5 V (at 5 V)~0.2 V
Fan-out1050+25+ (with termination)
Output drive (source/sink)0.4 mA source / 8 mA sink4 mA source / 4 mA sink (typical)High (50 Ω termination)
Integration densityLow–mediumVery highLow–medium
Primary limitationPower, speed at subfamily extremesSpeed at high capacitance loadsPower, heat, voltage levels

Comparaison de vitesse

ECL est le leader clair en vitesse, suivi par le CMOS moderne à grande vitesse (74AC, 74LVC) et puis TTL. Cependant, dans le CMOS sous-micron très profond, les retards de portail deviennent comparables à ECL, ce qui explique pourquoi la plupart des systèmes numériques haute performance utilisent maintenant le CMOS plutôt que ECL.

Consommation d'énergie

CMOS excelle dans les applications de faible puissance, surtout lorsque de nombreuses portes sont au ralenti ou que les vitesses d'horloge sont faibles. TTL offre un terrain intermédiaire modéré. Le tirage constant de puissance d'ECL le rend inadapté aux appareils alimentés par batterie.

Compatibilité tension et interface

TTL utilise une alimentation de 5 V, mais CMOS moderne peut fonctionner à n'importe quelle tension de 1,2 V à 5,5 V. Interfaçage TTL avec CMOS nécessite souvent des changements de niveau ou des résistances externes. ECL nécessite des fournitures négatives et une terminaison de signal soigneuse, augmentant la complexité du système.

Choisir la bonne famille logique

La décision devrait être guidée par les contraintes spécifiques de la conception:

  • Speed: Si les taux d'horloges dépassent 100 MHz, la LMEC ou les SCM très rapides (p. ex. 74AUC) peuvent être requis.
  • Pour le fonctionnement de la batterie, CMOS est le seul choix viable. Pour les systèmes à puissance AC à vitesse modérée, TTL ou CMOS fonctionnent tous les deux, mais CMOS minimise la chaleur.
  • Environnement sonore: Dans les milieux industriels à forte bruit, les marges sonores larges du CMOS sont bénéfiques. Les petites marges d'ECL et la signalisation différentielle peuvent également rejeter le bruit en mode commun.
  • Disque de sortie: Si vous avez besoin de conduire des charges lourdes (traces longues, entrées multiples, ou LED), TTL et CMOS avancés offrent un courant de sortie plus fort. ECL est conçu pour les lignes de transmission, non pour couler de grands courants.
  • Coût et disponibilité: Les appareils CMOS de la série 74 sont largement disponibles et peu coûteux. Les pièces ECL sont plus spécialisées et peuvent être coûteuses.

Tendances futures dans les familles logiques

Bien que TTL et ECL classiques soient maintenant considérés comme des technologies héritées, leurs principes vivent dans les processus modernes. BiCMOS (Bipolar-CMOS) fusionne des transistors bipolaires pour les I/O à haute vitesse avec CMOS pour la logique, utilisés dans certains IC RF et mixte-signal. FinFET et FD-SOI sont des architectures CMOS avancées qui prolongent la loi de Moore. Pour les applications ultra-haute vitesse au-delà d'ECL, des technologies comme le Silicon Germanium (SiGe) BiCMOS et Indium Phosphide (InP) HBT offrent des délais de porte en dessous de 1 ps. La logique supraconductrice (RSFQ) fonctionne à des températures cryogéniques, offrant vitesse et puissance extrêmement faible, mais reste impraticable pour une utilisation courante.

Conclusion

TTL, CMOS et ECL représentent trois approches différentes de la logique numérique, chacune avec un ensemble unique de forces et de faiblesses. TTL a fourni une famille de logique robuste et facile à utiliser pendant des décennies et reste pertinente dans les contextes éducatifs et historiques. CMOS a transformé l'industrie avec sa faible puissance et sa haute densité, devenant l'épine dorsale de l'électronique moderne. ECL, bien que la puissance-faible, a poussé les limites de la vitesse dans les applications spécialisées. Comprendre ces familles – leurs circuits internes, leurs caractéristiques électriques et leurs compromis – équivaudra à des ingénieurs pour prendre des décisions de conception éclairées.