Introduction : La nécessité de la vitesse dans le contrôle en temps réel

Dans la robotique moderne et l'automatisation industrielle, les systèmes de contrôle en temps réel reposent sur des boucles de rétroaction qui se ferment en microsecondes ou même en nanosecondes. Les capteurs mesurant la position, la force, le couple ou le courant produisent des signaux analogiques qui doivent être numérisés avec un minimum de retard pour éviter la dégradation de la stabilité ou la perte de performance. Le convertisseur analogique-numérique (ADC) est situé à la frontière entre le monde physique et le contrôleur numérique, et sa latence affecte directement la bande passante réalisable de la boucle de rétroaction.

Les CDA à faible latence ne sont pas seulement une commodité; ils sont une exigence fondamentale pour des applications telles que les servos à entraînement direct, les interfaces haptiques, les robots chirurgicaux et les machines à pic et à position à grande vitesse. Cet article explore les principes de conception, les compromis et les technologies émergentes qui permettent à l'ADC de latence dans la gamme de dizaines de nanosecondes tout en maintenant la précision et la fiabilité nécessaires à l'automatisation de la production.

Comprendre les CAA à faible latence : ce que signifie vraiment le retard

La latence ADC est le moment du moment où un échantillon analogique est capturé au moment où sa représentation numérique est disponible pour le contrôleur. Il est composé de plusieurs composants:

  • Délais d'ouverture (ta):[ Le temps entre la commande de l'échantillon et l'instant où l'échantillon est effectivement prélevé. Ceci est généralement de l'ordre de quelques nanosecondes et est largement déterminé par le commutateur d'échantillonnage et la distribution de l'horloge.
  • Temps de conversion (tconv):[ Le temps nécessaire pour quantifier un échantillon. Différentes architectures donnent des valeurs très différentes: un convertisseur flash peut finir en quelques nanosecondes, tandis qu'un modulateur sigma-delta nécessite de nombreux cycles d'horloge.
  • Délais de sortie en série ou en ligne:[ Dans les CAA en plusieurs étapes (p. ex., CAA en pipeline) ou ceux utilisant des interfaces de sortie en série (SPI, LVDS, JESD204B), des latences supplémentaires découlent de l'alignement des données, de la correction des erreurs et de la sérialisation.
  • Taxes de traitement numérique: Si l'ADC comprend le filtrage numérique (p. ex., filtres de décimation dans les ADC sigma-delta), cela ajoute de la latence proportionnelle à l'ordre du filtre et au rapport de décimation.

Dans le contrôle robotique, la latence totale du capteur à actionneur comprend souvent l'ADC, le contrôleur numérique (p. ex., FPGA, microcontrôleur ou DSP) et la phase de puissance. La contribution de l'ADC doit être suffisamment petite pour que le retard combiné de boucle ne dépasse pas la marge de phase souhaitée. Pour les boucles de servomoteurs typiques avec des largeurs de bande de 1 à 5 kHz, une latence ADC de 100 à 500 ns est acceptable; pour les applications à bande supérieure telles que les moteurs linéaires ou les actionneurs piézométriques, la latence inférieure à 100 ns est obligatoire.

Principales considérations de conception pour les CAA à faible latence

Taux d'échantillonnage par rapport au taux de latence

Un taux d'échantillonnage plus élevé peut réduire le délai de groupe introduit par le contrôleur numérique (parce que l'algorithme de contrôle est plus fréquent), mais l'ADC lui-même peut avoir un temps de conversion qui s'évalue inversement avec la vitesse. Par exemple, un registre d'approximation (SAR) ADC avec un taux de conversion de 10 MSPS a généralement un temps de conversion de 100 ns (un cycle), mais une SAR de 100 MSPS peut ne nécessiter que 10 ns.

Sélection de l'architecture ADC

Plusieurs architectures sont couramment utilisées dans les conceptions à faible latence:

  • Flash ADCs:[ Le plus rapide en termes de temps de conversion (sous-nanoseconde), utilisant une banque de comparateurs. Cependant, ils sont limités à de faibles résolutions (6-8 bits) et une consommation d'énergie élevée.
  • SAR ADCs: Offrez un bon compromis entre la résolution (12–18 bits) et la latence (de la dizaines à des centaines de nanosecondes).Les ADC SAR modernes utilisent la logique de contrôle asynchrone pour minimiser le temps de conversion.
  • Pipeline ADCs:[ Atteindre des taux d'échantillonnage élevés (des centaines de MSPS) avec une résolution moyenne à élevée (10 à 16 bits) en parallèleant la conversion entre les étapes. Latence peut être plusieurs cycles d'horloge (10 à 30 ns), mais la pipeline ajoute un retard déterministe qui peut être compensé dans l'algorithme de contrôle.
  • Sigma-Delta (Δ-) ADCs: Connus pour la haute résolution (jusqu'à 24 bits) mais souffrant de latence due à un suréchantillonnage et à un filtrage de décimation (généralement des microsecondes). Ils sont utilisés dans des applications à faible bande passante telles que la détection de température ou de pression, et non le contrôle en temps réel du mouvement.

Interfaces de transfert de données

Les interfaces parallèles (par exemple, CMOS parallèle ou LVCMOS) fournissent la latence la plus faible car les données sont disponibles sur chaque bord d'horloge, mais elles consomment beaucoup de broches d'entrée/sortie. Les interfaces sérielles comme SPI utilisent moins de broches mais encourent un retard de sérialisation; cependant, avec SPI à grande vitesse (100 MHz+), la latence ajoutée n'est que quelques dizaines de nanosecondes. La sérialisation LVDS (Low-Voltage Different Signaling) à 1 Gbps ou plus, comme la norme JESD204B, peut atteindre la la latence inférieure à 10 ns de la conversion de données à l'arrivée de mots numériques à la FPGA. Pour les applications ultra-faible latence, les concepteurs utilisent souvent des ADC avec des sorties LVDS parallèles dédiées ou intègrent l'ADC directement sur la matrice FPGA ou ASIC (par exemple, les ADC souples dans les FPGA mixtes).

Consommation d'énergie par rapport à la latence

Dans les robots alimentés par batterie ou dans des environnements soumis à des contraintes thermiques, la puissance doit être réduite. Les ADC à grande vitesse (flash, haute vitesse SAR) peuvent consommer plusieurs centaines de milliwatts. Des techniques telles que l'échelle dynamique de tension, le galage d'horloge ou l'utilisation d'un ADC à basse vitesse en parallèle avec un ADC rapide pour les signaux critiques peuvent aider.

Technologies permettant une faible performance latence

Architectures SAR avancées

Les CDA SAR récents des principaux fournisseurs intègrent la redistribution des charges avec des tableaux de condensateurs non binaires et un timing asynchrone qui élimine le besoin d'une horloge maître à grande vitesse. Par exemple, les Analog Devices AD7380 offrent 4 MSPS par canal avec une latence de 210 ns (conversion totale plus sortie série).

Série haute vitesse avec JESD204B

L'interface JESD204B est largement adoptée dans l'acquisition de données à haute vitesse pour le radar et les communications, mais elle est de plus en plus utilisée dans la robotique pour l'acquisition synchronisée multicanaux. En utilisant une seule paire différentielle par voie fonctionnant à des taux de multi-Gbps, JESD204B réduit la complexité et la latence des panneaux. Par exemple, le AD9654 (16-bit, 250 MSPS pipeline ADC) utilisant JESD204B a une latence totale d'environ 12 cycles d'horloge (48 ns à 250 MHz).

Solutions intégrées ADC + FPGA

Pour éliminer complètement les retards d'entrée et d'entrée, certains FPGA (ex. Xilinx Zynq UltraScale+ RFSoC) intègrent les CDA à haute vitesse sur la même matrice avec une logique programmable. Cela permet de traiter le signal échantillonné dans le tissu avec une latence supplémentaire de sous-nanoseconde. Pour la robotique, ces appareils sont utilisés dans des moteurs avancés qui nécessitent une bande passante élevée et un timing déterministe.

Jitter d'horloge et synchronisation

Un CDA à faible latence est inutile si l'horloge de prélèvement a un jeu excessif, qui dégrade le SNR à haute fréquence d'entrée. Par exemple, à une fréquence d'entrée de 1 MHz, 1 ps de CMR réduit le SNR d'environ 20 log(2π·f·tj) -52 dB, qui peut être insuffisant pour le contrôle à haute résolution. Les sources d'horloges à faible vitesse (oscillateurs de cristal, PLL à base de VCXO) et la mise en page soignée sont essentielles.

Défis de mise en œuvre dans les systèmes de robotique du monde réel

Bruit et échafaudage

Dans les environnements moteurs, les moteurs à haute puissance dv/dt des IGBT ou des MOSFET SiC peuvent coupler dans l'extrémité avant analogique par la capacité parasitaire. Des entrées différentielles et une mise en page analogique soignée (des motifs analogiques et numériques séparés, des régulateurs PSRR élevés) sont critiques. De nombreux ADC comprennent maintenant des filtres numériques intégrés (par exemple, un filtre SINC simple) qui peuvent être contournés pour une latence minimale ou utilisés en mode compromis pour rejeter le bruit sans ajouter plus d'un ou deux cycles de retard d'horloge.

Drift thermique

Dans les joints robotiques compacts, la gestion thermique est difficile. Certains ADC comprennent des capteurs de température internes ou des routines d'étalonnage numériques qui ajustent les résultats de conversion à la volée. Cependant, l'étalonnage avec le traitement numérique ajoute de la latence; par conséquent, les concepteurs comptent souvent sur la compensation analogique ou les valeurs de coupe OTP (un-temps programmable).

Mise en page des PCB pour les signaux à grande vitesse

Les contraintes de temps serré (p. ex., 100 ps skew entre les données et l'horloge) exigent des longueurs de trace correspondantes. L'utilisation de microstrips ou de lignes de stripline, de plans au sol et de condensateurs de découplage à proximité de chaque broche ADC est courante. Pour les systèmes multicanaux, il est courant de séparer les sections analogiques sensibles des sections numériques avec des fossés ou des îles isolées. Dans les conceptions à très faible latence, l'ADC peut être placé le plus près possible de l'amplificateur du capteur (p. ex. directement à l'encodeur moteur ou à la résistance à la chasse) pour minimiser l'inductance et la capacité parasitaires.

Compensation de latence dans les algorithmes de contrôle

Même avec un ADC à faible latence, le contrôleur peut introduire un retard en raison du temps de calcul, des cycles de mise à jour PWM ou de la communication avec d'autres nœuds. Des techniques telles que les prédicteurs Smith, les filtres Kalman avec retard d'état ou le contrôle interne du modèle peuvent théoriquement compenser les retards connus, mais elles nécessitent une connaissance précise de la latence.

Orientations futures en ADC de faible latence pour la robotique

Architectures hybrides et hétérogéniques

Combinant une ADC SAR haute résolution avec une interface flash rapide pour la quantification grossière et une boucle de correction numérique peut atteindre une résolution haute vitesse (sous--10 ns) et 14-16 bits. Ces conceptions hybrides émergent dans des documents académiques et des puces personnalisées. Par exemple, un convertisseur à deux étapes flash-SAR peut convertir les bits les plus significatifs avec le flash et le résidu avec un SAR, ce qui donne des temps de conversion totaux de 5-10 ns à 14 bits.

Apprentissage automatique pour optimiser la latence adaptative

L'intégration de modules d'apprentissage en réseau neuronal léger ou en renforcement dans l'ADC ou le contrôleur peut prédire le taux d'échantillonnage requis en fonction de l'état de fonctionnement du robot (par exemple, accélération élevée par rapport à l'état stable). L'ADC peut alors basculer dynamiquement entre un mode à faible latence/haute puissance et un mode à plus haute latence/faible puissance, prolongeant la durée de vie de la batterie sans sacrifier la réactivité au besoin.

ADC directs temps-domaine

Au lieu de quantifier la tension, les CDA basés sur le temps convertissent un signal analogique en une largeur d'impulsion ou un intervalle de temps mesuré avec un compteur numérique (akin to vernier latence line), qui peut atteindre une latence extrêmement faible (inférieure à 1 ns) parce que la conversion est essentiellement numérique dès le départ. Ils sont particulièrement prometteurs pour la détection du courant dans l'électronique à large bande, où les CDA traditionnels de tension font face à des limitations de mode et de vitesse communs.

ADC photoniques optiques et intégrés

À long terme, les CDA photoniques utilisant un échantillonnage optique pourraient offrir des orifices de sous-picoseconde et des latences presque nulles, mais ils sont actuellement confinés dans des environnements de laboratoire et des applications de télécommunications à coût élevé.

Conclusion

La conception de CDA à faible latence pour le contrôle en temps réel de la robotique et de l'automatisation est un défi multidisciplinaire qui touche à la conception de semi-conducteurs, à la mise en page des circuits, à la théorie du contrôle et à l'intégration des systèmes. Le choix de l'architecture ADC – SAR, pipeline, flash ou hybride – définit la latence de base, tandis que l'interface et la gestion de la puissance déterminent la façon dont cette latence se traduit en performances au niveau du système.

La robotique se déplace vers des degrés de liberté plus élevés, une action plus rapide et une sécurité collaborative, la demande de CDA à faible latence et à résolution plus élevée ne fera qu'augmenter. Les innovations dans les architectures hybrides, l'échelle de puissance adaptative et la conversion du domaine de temps promettent de pousser la latence ADC au régime nanoseconde, permettant une nouvelle génération de systèmes de contrôle qui fonctionnent avec une précision et une réactivité sans précédent.