Architectures FPGA pour le traitement moderne des signaux radar

Les systèmes radar modernes font face à un ensemble de défis toujours plus grand : ils doivent détecter des cibles plus petites à plus longue portée, fonctionner de façon fiable dans des environnements électromagnétiques denses et s'adapter rapidement aux nouvelles menaces. L'extrémité frontale analogique numérise les signaux à large bande, mais l'intelligence réelle émerge de la chaîne de traitement numérique des signaux en temps réel. Cette chaîne – compression d'impulsion, filtrage Doppler, détection de la vitesse de faux alarme (CFAR) et formage de faisceaux numériques – exige un débit de calcul parallèle massif combiné à une latence déterministe microseconde.

Algorithmes de traitement de radars de base sur les FPGA

La chaîne de traitement radar est une séquence d'étapes bien définies et exigeantes en calcul. La mise en œuvre efficace de ces étapes nécessite une compréhension claire de la façon dont chaque algorithme map aux ressources FPGA comme les tranches DSP, bloc RAM et tissu de routage.

Pipelines à transformée rapide de Fourier (FFT)

Pour le traitement par téléprogrammation, le FPGA utilise des architectures de diffusion en continu qui acceptent un échantillon complexe par cycle d'horloge. Les ingénieurs choisissent des tailles de transformation basées sur des exigences de résolution de distance, souvent allant de 1024 à 65536 points. Le choix des radios—radix-2, radix-4 ou le radix-22 hybride a un impact direct sur l'utilisation des ressources et la fréquence maximale de l'horloge. Les architectures de radios-4 réduisent le nombre de phases papillons, abaissant l'utilisation des tranches DSP au détriment de la logique de contrôle plus complexe. Pour les systèmes à bande ultra large nécessitant un traitement continu, les FFT en continu sont préférées aux architectures en éclatement.

Compression des impulsions et filtration correspondante

La compression par impulsion améliore la résolution de la plage sans nécessiter une puissance de transmission de crête excessive. Le récepteur corréle le signal de retour avec une réplique stockée de la forme d'onde transmise, généralement un chirp linéaire modulé par fréquence (LFM) ou un code Barker polyphasé. Dans la logique FPGA, cette corrélation est mise en place comme un filtre FIR numérique. Pour les courtes longueurs de filtre (moins de 64 robinets), un FIR de domaine temporel avec des coefficients symétriques permet d'économiser des ressources. Pour les filtres plus longs, la convolution rapide de fréquence-domaine – en utilisant deux FFT, un multiplicateur et un IFFT – réduit de façon spectaculaire le nombre de multiplicateurs. Le traitement stretch est une alternative pour les formes d'onde LFM à haute résolution; il mélange le retour avec une réplique de chirp retardée, numérisant la fréquence de battement. Ce mélangeur est efficacement mis en œuvre avec un seul multiplicateur numérique et un filtre à faible passage, réduisant considérablement le taux d'échantillonnage ADC requis.

Banques de filtres Doppler et indication de la cible mobile

Les FPGA calculent un second FFT à travers la dimension lente d'un intervalle de traitement cohérent (CPI). Le défi central est la mémoire de virage en coin : les échantillons doivent être écrits en ordre rapide (barre de distance, index des impulsions) et lus en ordre lent (index des impulsions, bac des autonomies). La mémoire à haut bande (HBM) intégrée dans des appareils comme AMD-Xilinx RFSoC ou la série Intel Agilex M fournit la bande passante nécessaire à cette opération. Pour les systèmes plus simples, un annulateur à deux impulsions ne nécessite qu'une seule ligne de retard et un soustraction, consommant une logique minimale. Les annulateurs à ordre supérieur (trois impulsions, double-délay) assurent un meilleur rejet des encombrements au prix de structures de filtres plus complexes.

Détection constante de faux taux d'alarme (CFAR)

Les algorithmes CFAR estiment le plancher sonore local pour fixer un seuil de détection, en maintenant un taux de fausse alarme constant. La moyenne des cellules CFAR (CA-CFAR) calcule la puissance moyenne dans une fenêtre coulissante de cellules de référence, à l'exclusion des cellules de protection. Cette opération permet de bloquer naturellement les tampons de ligne RAM et les arbres d'addition dans le tissu FPGA. Pour les CFAR (OS-CFAR), le système doit trier les valeurs de la fenêtre de référence, qui sont une tâche exigeante en ressources. Les réseaux de tri parallèles, comme les tampons de ligne RAM ou les paires de paires, peuvent être construits en logique à l'aide de comparateurs et de multiplexeurs, mais ils sont mal adaptés à la taille des fenêtres.

La mise en forme numérique pour les rayons progressifs

Pour les tableaux comportant 128 éléments ou plus, le FPGA doit exécuter une opération complexe de multiplication-accumulation (CMAC) par élément par faisceau. Ceci est implémenté comme un arbre CMAC en profondeur, en pipeline, réutilisant souvent les mêmes données d'entrée sur plusieurs faisceaux. Le bloc DSP48 des appareils Xilinx supporte nativement une multiplication 27x18 avec un accumulateur 48 bits, ce qui le rend efficace pour l'arithmétique complexe en utilisant deux blocs par CMAC. Les algorithmes de faisceaux adaptifs comme les moindres carrés moyens (LMS) ou les moindres carrés récursifs (RLS) nécessitent des calculs matriciels-vecteurs qui peuvent être matriciés en tableaux systoliques. Pour les tableaux extrêmement grands, le FPGA est divisé en plusieurs carreaux de faisceaux, chaque sous-ensemble d'éléments, avec une étape de somme finale combinant les sorties partielles du faisceau.

Optimisation architecturale des systèmes à haut débit

Le maintien d'un datapath continu, sans décrochage, à des taux de giga-sample-par-seconde nécessite une attention particulière à la pipeline, à la hiérarchie de la mémoire et à la précision.

Pipeline et débit de données

Pour atteindre un intervalle d'initiation d'un cycle d'horloge, il faut d'abord dérouler toutes les boucles et équilibrer les trajectoires pour éviter les violations du calendrier. Revaloriser et équilibrer les registres pendant la synthèse redistribuer la logique pour égaliser les retards de parcours, permettant ainsi des fréquences d'horloges plus élevées. Par exemple, un moteur FFT 256 points peut atteindre une latence de 128 cycles d'horloges tout en acceptant les données de chaque cycle, en s'intégrant parfaitement à l'interface du récepteur JESD204B. La synthèse physique et la planification des planchers – en conservant les blocs de traitement dans la même région d'horloge – réduisent les retards de routage et aident à fermer le chronométrage.

Parallélisme et traitement vectoriel

Les systèmes radar à large bande divisent souvent la bande passante globale en plusieurs sous-canaux, chacun traité en parallèle. Le parallélisme à grain grossier permet d'injecter plusieurs noyaux de traitement identiques côte à côte. Le parallélisme à grain fin utilise le traitement vectoriel au sein d'un seul noyau, élargissant le chemin de données pour traiter plusieurs échantillons par cycle d'horloge. Les tranches DSP dans les FPGA modernes soutiennent les opérations de multidonnées à Instruction unique (SIMD), effectuant deux multiplis par bloc de 18x18 en un seul cycle.

Architectures de mémoire: HBM, DDR et UltraRAM

La disparité entre la bande passante du débit de traitement et de la mémoire hors puce crée souvent un goulot d'étranglement. Alors que les interfaces DDR4 et LPDDR5 fournissent des dizaines de gigaoctets par seconde, les systèmes radar à échantillonnage direct qui traitent plusieurs canaux peuvent saturer cette capacité. La mémoire haute bande passante (HBM) intégrée au paquet FPGA (p. ex., dans Versal HBM ou Agilex M-series) offre des téraoctets par seconde de bande passante, ce qui en fait un excellent ajustement pour les opérations de virage et les grands intervalles d'intégration cohérents.

Échanges de précision à points fixes

Les FPGA sont excellents avec l'arithmétique à point fixe, qui consomme beaucoup moins de ressources logiques que le point flottant. Le concepteur doit sélectionner soigneusement les longueurs de mots pour éviter le débordement et préserver le rapport signal-bruit. Une chaîne typique commence avec les données ADC 16-bit ou 18-bit, puis augmente la longueur de mot à travers les étapes FFT pour éviter le débordement. Des outils comme MATLAB Fixed-Point Designer permettent aux équipes de simuler toute la chaîne avec des longueurs de mots quantifiées avant de s'engager sur RTL. Une analyse garde-bit assure que des cibles fortes ou des tons de brouillage ne saturent pas les accumulateurs intermédiaires.

Méthodes de co-conception des logiciels et du matériel

Les systèmes radar modernes FPGA sont de plus en plus hétérogènes, intégrant les cœurs de processeurs durs (Arm Cortex-R ou Cortex-A) avec une logique programmable.

Synthèse de haut niveau pour l'exploration de l'algorithme

Les outils de synthèse de haut niveau (HLS) de Xilinx (Vitis HLS) et Intel (HLS Compiler) permettent aux concepteurs de décrire les algorithmes en C++ ou SystemC et de les synthétiser en RTL en pipeline. Cette abstraction réduit considérablement le temps de développement, en particulier pour les fonctions complexes et à forte intensité de contrôle comme les seuils CFAR ou la génération de coefficients de direction de faisceaux. Par exemple, un réseau de tri OS-CFAR peut être spécifié en C++ à l'aide de bibliothèques de modèles standard, et l'outil HLS va déduire les comparateurs et les multiplexeurs nécessaires.

Intégration et normes de base de la propriété intellectuelle

Aucun système radar n'est entièrement construit à partir de zéro. Les cœurs IP fournis par le fournisseur pour les interfaces JESD204B, FFT, FIR filters et Direct Digital Synthesizers (DDS) forment la base du système. La standardisation sur les interfaces AXI4-Stream pour tous les blocs de données crée l'interopérabilité plug-and-play. Les bibliothèques IP internes contenant un moteur de compression d'impulsion paramétrique ou un contrôleur DMA générique flux-à-mémoire fournissent un pool de logique vérifiée réutilisable qui accélère plusieurs projets.

Vérification : Simulation, émulation et matériel dans la boucle

La vérification d'un système radar nécessite plusieurs niveaux de tests. Les modèles algorithmiques de MATLAB ou Python servent de référence d'or. Les outils de cosimulation RTL comparent le cycle de mise en œuvre matérielle par cycle avec ces modèles. Les plates-formes d'émulation, utilisant des cartes de prototypage FPGA avec connecteurs FMC, exécutent la conception à des vitesses et une interface quasi-réelles avec des extrémités avant RF réelles.

Intégration des convertisseurs de données à grande vitesse

Les architectures d'échantillonnage RF direct numérisent le signal aux fréquences de bande L, S ou C, éliminant ainsi les étapes de décompression. Des appareils comme Analog Devices AD9081 combinent les CDA à haute vitesse et les DAC avec des convertisseurs numériques, se connectant à la FPGA via des liaisons série JESD204B/C fonctionnant à 15 Gbps ou plus. La FPGA doit fournir une latence déterministe sur toutes les voies, qui est réalisée par un circuit de quadruple transceiver dédié et un schéma de réinitialisation soigneusement séquentiel. La synchronisation multi-convertisseurs (SYSREF) garantit la cohérence de phase sur des dizaines de canaux, une exigence stricte pour le faisceautage numérique. Pour les convertisseurs qui produisent des données à des vitesses dépassant l'horloge centrale de la FPGA, les facteurs de désérialisation (4:1, 8:1) correspondent au taux de données à l'horloge logique interne.

Meilleures pratiques et pièges communs dans la conception radar de la FPGA

La conception de radars exige des pratiques techniques disciplinées pour éviter les échecs subtils qui peuvent compromettre le succès de la mission.

  • Les contraintes serrées sur les filets à forte encombrement augmentent la puissance et la congestion de la route. Utilisez des contraintes de chemin à faux trajet et à plusieurs cycles pour la logique de contrôle qui ne nécessite pas l'achèvement d'un seul cycle.
  • Reset domain crossing Plusieurs domaines d'horloges nécessitent des réinitialisations synchronisées. Les réinitialisations non synchronisées créent une métastabilité.
  • L'optimisation des ressources prématurées. La concentration sur la réduction des surfaces trop tôt conduit à des architectures alternées. Laissez les outils de synthèse guider l'optimisation tout en maintenant une base de code propre.
  • Insuffisante vérification des cas de coin. Les jammers, les échantillons largués et les points de repère peuvent saturer les canaux.
  • Séquençage thermique et de puissance Les convertisseurs intégrés nécessitent un séquençage et un calibrage précis de la puissance.
  • La négligence de planification de flottement Le mauvais placement augmente les retards de routage et la puissance.

Orientations futures : RFSoC, moteurs AI et intégration des chiplets

La famille RFSoC intègre directement les CDA et les CDA dans la matrice FPGA, ce qui permet un échantillonnage direct jusqu'à 6 GHz. Cette approche monolithique réduit la surface, la puissance et la complexité des cartes tout en améliorant la correspondance canal-canal. L'AMD-Xilinx Versal ACAP introduit une grille de moteurs AI – une matrice de processeur vectoriel qui fournit des centaines de téraops d'IA calcule. Ces moteurs peuvent exécuter des réseaux neuronaux convolutionnels pour la formation d'images radars à ouverture synthétique (SAR), la reconnaissance automatique des cibles (ATR) et la classification électronique de guerre. Les architectures basées sur les puces, activées par des normes comme l'ODSA du projet Open Compute, permettent l'intégration hétérogène des systèmes analogiques, de mémoire et de logique.

Domaines radar spécialisés : MIMO et systèmes passifs

La flexibilité des FPGA les rend essentielles pour les nouvelles modalités radar qui mettent en péril les architectures traditionnelles.

Traitement radar MIMO automobile

Les systèmes avancés d'assistance au conducteur (ADAS) utilisent le radar FMCW de 77 GHz avec des tableaux multisorties multiples (MIMO) pour obtenir une résolution angulaire fine. Le FPGA doit gérer le traitement rapide des chirps, les FFT 2D pour l'estimation de la plage de Doppler et l'estimation de l'angle à l'aide de méthodes FFT ou subspatiales. Le tableau virtuel créé par multiplexage de division du temps nécessite une compensation et un calibrage de phase soignés, qui sont exécutés directement dans le tissu logique.

Radar passif et renseignement de signaux

Les systèmes radar passifs exploitent les signaux de radiodiffusion (FM, DVB-T, 5G) pour la détection des cibles, exigeant que le FPGA calcule la fonction d'ambiguité croisée, une corrélation entre un canal de référence et un canal de surveillance sur de longues périodes d'intégration. Cela exige des pipelines FFT massifs et des multiplicateurs complexes qui se cartographient parfaitement aux ressources du FPGA. La même plateforme peut être reconfigurée pour les applications de l'intelligence des signaux (SIGINT), canalisant les larges bandes de bande en canaux à bande étroite pour la détection et la démodulation, tandis que le processeur dur gère le décodage et la déclaration du protocole.

Conclusion

Les FPGA se sont fermement établis comme l'élément central de traitement des signaux radar avancés. Leur parallélisme inhérent, leur faible latence déterministe et leur reconfigurabilité permettent aux ingénieurs de construire des systèmes qui détectent des cibles plus petites à plus grande portée tout en s'adaptant à des environnements électromagnétiques complexes et contestés. La synthèse de haut niveau, des écosystèmes IP robustes et la vérification du matériel dans la boucle rendent ces systèmes puissants plus accessibles.