L'impératif pour un radar à haute résolution

La résolution de la gamme est fondamentalement liée à la bande passante : une forme d'onde de 1 GHz donne une résolution théorique de seulement 15 centimètres, permettant la discrimination d'objets très espacés, l'identification de caractéristiques de cible et la construction d'images de radar à ouverture synthétique (SAR). Cette recherche de résolution plus fine entraîne des bandes passantes instantanées dans le régime multi-gigahertz, produisant un feu d'artifice de données complexes sur la bande de base qui doivent être traitées avec une latence déterministe et sub-milliseconde. Les réseaux de portes programmables sur le terrain (FPGA) sont devenus le tissu de calcul indispensable pour cette tâche, offrant une combinaison unique de parallélisme spatial, de blocs de DSP dur et de données d'entrée/sortie reconfigurables qu'aucun autre processeur ne peut faire correspondre. Cet article fournit un examen approfondi et axé sur l'ingénierie de la façon dont les chaînes de traitement de signaux basées sur l'architecte FPGA pour les radars à haute résolution, couvrant la cartographie algorithmique, la conception de la hiérarchie de mémoire, la fermeture du moment et le rôle émergent de l'intégration AI et du FR direct

Pourquoi les FPGA dominent le traitement des signaux radar

Les processeurs à usage général (GPP) et les unités de traitement graphique (GPP) sont mal adaptés à l'extrémité frontale d'un récepteur radar à haute résolution. Les GPP souffrent d'un comportement de cache non déterministe et de jitter système d'exploitation, tandis que les GPU imposent des latences de traitement par lots qui violent les contraintes en temps réel.

  • Parallélisme spatial: Un FPGA met en œuvre des pipelines de traitement indépendants dans des matériels dédiés. Des milliers d'opérations à accumulation multiple peuvent s'exécuter simultanément sur différents chemins de données, sans conflit de ressources partagées. Ceci est idéal pour la nature parallèle de la compression d'impulsions et des banques de filtres Doppler.
  • Latence déterministe, limitée: Parce qu'il n'y a pas de recherche d'instruction, de cache ou de changement de contexte, le temps entre un échantillon entrant dans l'appareil et une détection laissant celui-ci est fixe et répétable.
  • Les E/S à haute vitesse directs : Les FPGA modernes intègrent des émetteurs multi-gigabits qui s'interfacent directement avec les CAD et les CAD JESD204B/C et intègrent de plus en plus les convertisseurs eux-mêmes.
  • La reconfiguration dynamique:[ La reconfiguration partielle permet d'échanger sur la volée des modes radar – paramètres de forme d'onde, coefficients de filtre, même chaînes de traitement entières – sans faire de motocyclage du matériel.
  • Les blocs de calcul hardués:[ Les blocs DSP48E2 embarqués (Xilinx) ou les blocs DSP (Intel) de précision variable, combinés à des noyaux ARM durcis dans les FPGA SoC, fournissent un traitement mathématique et de contrôle-plan à haute efficacité sans consommer de logique douce.

Au-delà de ces avantages fondamentaux, les FPGA permettent également un contrôle précis de l'arithmétique à points fixes, permettant aux concepteurs d'optimiser leur autonomie dynamique et leur utilisation des ressources d'une manière difficile pour les GPU. La capacité d'adapter la largeur de bit à chaque étape du pipeline – en utilisant, par exemple, une représentation 12 bits dans le DDC et une représentation 18 bits dans le FFT – permet de réaliser des économies d'énergie et de zone importantes tout en maintenant le rapport signal-quantisation requis.

Le déluge des données : Comprendre le défi du débit

Avant de plonger dans l'architecture, il est essentiel de quantifier les débits de données en cause. Un système radar à bande passante instantanée de 1 GHz, utilisant un double canal ADC (I et Q) de 2 SPGS à résolution 16 bits, génère un flux de données brutes de 64 Gb/s (8 Go/s). Après conversion numérique en baisse et décimation par un facteur de quatre, le débit de données complexe de bande de base est toujours de 2 Go/s. Multipliez ce débit par plusieurs canaux, un long intervalle de traitement cohérent (IPC) de milliers d'impulsions, et la nécessité de mémoire de virage, et la largeur de bande de mémoire agrégée peut facilement dépasser 20 Go/s. Les FPGA doivent maintenir ce débit par des étapes de traitement en pipeline profond, la largeur de la mémoire externe devenant le goulot d'étranglement primaire.

Latence : la contrainte en temps réel dure

Dans un radar de suivi, le temps entre l'émission d'impulsions et le rapport de détection doit souvent rester inférieur à 100 μs, ce qui exclut tout modèle de traitement par lots. Le pipeline FPGA doit être entièrement en continu : chaque étape accepte un échantillon valide par cycle d'horloge, sans contrepression. La latence totale est simplement la somme des profondeurs du registre de pipeline multipliée par la période d'horloge. Pour y parvenir, il faut des architectures entièrement non laminées pour les processeurs FFT, FIR et CFAR, même au prix d'une consommation de ressources plus élevée.

Puissance : la contrainte embarquée

Les radars aéroportés, portatifs et automobiles fonctionnent selon des budgets de puissance stricts. Bien que les FPGA soient écoénergétiques pour les mathématiques parallèles, un grand appareil de traitement des signaux à large bande peut dissiper 30 à 50 W ou plus. Les techniques de conception comprennent le gingage d'horloges de chaînes inutilisées, la tension dynamique et l'échelle de fréquence (DVFS) sur des appareils capables, et l'utilisation de blocs DSP durcis au lieu de multiplicateurs basés sur LUT.

Une analyse d'échange minutieuse utilisant la simulation à point fixe dans MATLAB ou Python peut révéler qu'une réduction de quelques bits dans le chemin moyen CFAR peut sauver des centaines de registres et des dizaines de blocs DSP sans affecter la probabilité de détection. De même, remplacer la mémoire RAM (BRAM) par la mémoire distribuée dans les tampons de ligne peut couper la puissance dynamique de 30% ou plus.

Architecte du pipeline de traitement : un guide étape par étape

Une chaîne de signaux FPGA radar à haute résolution est mieux structurée comme un datapath modulaire et encastré. Chaque fonction principale est encapsulée comme un noyau IP réutilisable avec des interfaces de streaming normalisées. Les sections suivantes détaillent chaque étape et sa mise en œuvre FPGA.

Étape 1: Interface ADC et conversion numérique vers le bas (DDC)

Les systèmes à haute vitesse tels que Analog Devices AD9695 ou TI ADC12DJ5200RF[ délivrent des échantillons sérialisés via des voies JESD204B/C fonctionnant à 12,5–28 Gb/s. Les transceivers gigabits de la FPGA désérialisent ces données et alimentent un noyau IP JESD204B qui gère l'alignement des voies, le décrammage et la latence déterministe. Après alignement, les échantillons sont transmis à un convertisseur numérique à basse performance comprenant un oscillateur numérique (NCO) et un mélangeur, suivi d'un filtre RIR décimant. Pour les systèmes à bande ultra large, un DDC à plusieurs étages avec un filtre CIC grossier suivi d'un filtre RIP fin est efficace en matière de ressources.

Lors de la conception du DDC, attention à la gamme dynamique sans ampoules (SFDR) de l'OCN. La synthèse numérique directe à l'aide d'une table de recherche et d'un accumulateur de phase peut introduire des éperons si la profondeur de la table est insuffisante. L'utilisation d'un NCO ou de techniques de dithage basées sur CORDIC peut pousser des éperons bien au-dessous du plancher sonore.

Étape 2: Compression d'impulsions via la convolution rapide de fréquence-Domain

La compression des impulsions est le cœur du radar à haute résolution. Le filtre assorti est mis en place comme une convolution rapide du domaine de fréquence: la séquence entrante est segmentée, un FFT en temps réel est effectué, multiplié point par point avec le FFT précalculé de l'impulsion de transmission conjuguée avec le temps, puis traité par un FFT inversé. Un noyau FFT en continu entièrement en pipeline, tel que l'IP Xilinx LogiCORE ou Intel FFT, supporte un échantillon de sortie par horloge. L'architecture FFT est choisie pour tenir compte de la largeur et du taux d'impulsion sans adage excessif de zéro. Pour les largeurs de bande supérieures à 1 GHz, un radix-24 ou radix-22 offre un bon équilibre entre le débit et l'efficacité des ressources.

Une nuance de conception souvent négligée est la manipulation des facteurs de twiddle FFT. Pré-comptage et stockage dans le bloc RAM est standard, mais pour les très longs FFT (8192 points ou plus) le twiddle ROM peut devenir grand. Utilisation de la génération de twiddle sur la volée avec les processeurs CORDIC peuvent enregistrer la mémoire au détriment de quelques tranches DSP supplémentaires. De plus, le FFT devrait être configuré pour commander naturellement (plutôt que la sortie bi-réversée) pour simplifier le traitement en aval.

Étape 3: Tournage du coin et traitement du Doppler

Le traitement Doppler nécessite un FFT à travers les impulsions pour chaque bac de plage. Il faut donc transposer une matrice ou « tourner le capot ». Le FPGA écrit des lignes de plage compressées séquentiellement dans la mémoire externe DDR4 ou HBM, puis les lit dans un ordre transposé pour alimenter une banque de moteurs FFT. La conception efficace du virage des coins est critique. Utilisez des modèles d'accès compatibles avec les éclats (par exemple, écrire une ligne de cache complète à la fois) et un double tampon (ping-pong) pour superposer le calcul avec les transferts de mémoire. Pour les grands IPC, HBM2 ou HBM2e mémoire, disponible sur des appareils comme la série Xilinx Versal HBM, fournit une bande passante significativement plus élevée (jusqu'à 460 Go/s) et une latence inférieure que la DDR4, réduisant le goulot d'étranglement des virages. La banque Doppler FFT peut être mise en œuvre en tant que plusieurs cœurs FFT parallèles en streaming, chaque traitement d'une boîte de plage ou en tant que noyau de haut débit que cela multiplexe de temps à travers les bacs.

Une autre approche qui gagne en traction est d'effectuer le virage du coin de manière distribuée en utilisant plusieurs canaux plus petits DDR ou HBM, chacun servant un sous-ensemble de bacs de portée. Cela réduit la latence efficace par virage de coin et améliore l'utilisation de la mémoire. Pour les systèmes nécessitant plus de 1000 bacs de portée et 4096 impulsions, envisager d'utiliser un tableau systolique pour le Doppler FFT, qui masquait chaque bac de portée à un moteur FFT dédié.

Étape 4: Détection constante de faux taux d'alarme (CFAR)

L'algorithme le plus courant est celui de l'analyse de cellules qui nécessite une fenêtre de référence coulissante autour de la cellule à l'essai. Le FPGA met en œuvre cette méthode avec des tampons de ligne (ou des registres de changement) et un arbre d'addition en continu qui calcule la moyenne en temps réel. Le seuil est obtenu en multipliant la moyenne par une constante (dérivé du taux de fausse alarme souhaité) et en la comparant à la cellule à l'essai. Pour les systèmes fonctionnant dans des encloutements hétérogènes, des variantes CFAR plus avancées (OS-CFAR, CFAR censuré ou CFAR adaptatif) peuvent être mises en œuvre, mais ils nécessitent un tri ou une logique plus complexe.

Lors de la mise en œuvre de OS-CFAR, qui nécessite le tri de la fenêtre de référence, une architecture entièrement en streaming peut être construite à l'aide d'un réseau de tri partiel ou d'un tri bitonique. Pour une fenêtre de 16 cellules, cela peut consommer environ 200 LUT et 100 registres par canal, ce qui est acceptable pour de nombreux modèles.

Pratiques exemplaires de mise en œuvre pour des conceptions radar fiables FPGA

La transformation de la chaîne de transformation en une conception FPGA robuste et évolutive nécessite une ingénierie matérielle disciplinée. Les pratiques suivantes sont essentielles.

Conception modulaire avec interfaces normalisées

Adopter une méthodologie de bloc de construction avec interfaces AXI4-Stream pour le flux de données et AXI4-Lite/AXI4-Mémory-Mapris pour le contrôle et la configuration. Chaque fonction majeure – DDC, FFT, CFAR – devrait être emballée comme un noyau IP autonome avec des interfaces clairement définies. Cela permet une intégration rapide, une vérification indépendante et une réutilisation à travers les projets.

Envisager d'utiliser un bus normalisé comme AXI4-Stream avec des signaux de bande latérale pour les métadonnées (p. ex., horodatage, index d'impulsions, identifiant de canal). Cela simplifie le débogage et permet d'insérer facilement des moniteurs de test ou des compteurs de performance.

Discipline de croisement de domaine d'horloge (CDC)

Un design FPGA radar fonctionne généralement avec plusieurs domaines d'horloge : l'horloge de l'échantillon ADC, l'horloge en tissu FPGA (souvent dérivée de l'horloge de l'échantillon via une PLL), l'horloge du contrôleur mémoire et une horloge du système de processeur. Tous les croisements de domaine doivent utiliser des structures CDC vérifiées – des FIFO asynchrones, des BRAM bi-horloges ou des synchroniseurs de poignées de main – pour empêcher la métastabilité.

Une des meilleures pratiques est d'isoler tous les passages CDC en petits modules d'emballage dédiés qui sont soigneusement vérifiés avec des tests aléatoires limités dans la simulation. L'utilisation de FIFOs synchrones avec horloges indépendantes et drapeaux presque pleins/presque vides peut simplifier la conception et réduire le risque de débordement.

Calendrier de fermeture et de planification des sols

Les grands processeurs FFT et CFAR dominent souvent le timing en raison des arbres d'addition complexes et des longues voies combinées. Le verrouillage logique de régions spécifiques à un plan de plancher en silicium (utilisant des blocs dans les régions de Vivado ou LogicLock dans Intel Quartus) et la reproduction de tuiles de calcul peuvent améliorer le placement, réduire la congestion du routage et élever la fréquence d'horloge réalisable. Consacrer la conception avec des exceptions de timing réalistes (trajectoires multicycles sur les registres à commande lente, faux chemins sur les signaux de mode test) est un art qui a une incidence directe sur les résultats.

Les outils modernes offrent également des options de synthèse physique comme la "revalorisation" et la "doublement d'enregistrement" qui peuvent automatiquement corriger les chemins défaillants. Cependant, ceux-ci doivent être utilisés avec modération sur les chemins critiques et toujours vérifiés avec une analyse statique du moment. La planification des planchers doit être faite au début du cycle de conception, avec une estimation approximative de la zone requise pour chaque module.

Vérification : de la simulation au matériel dans la boucle

Un environnement de co-simulation est vital. Les vecteurs de référence générés par un modèle MATLAB ou Python à la fois précis et à la fois précis sont injectés dans la simulation RTL, et la sortie est comparée cycle par cycle. Ceci devrait être fait pour chaque étape du pipeline indépendamment et pour la chaîne complète. Pour les algorithmes complexes comme CFAR, des cas d'angle (par exemple, des cibles au bord de la swath, plusieurs cibles espacées) doivent être vérifiés. Après simulation, un banc d'essai matériel en boucle (HIL) relie le FPGA à de vrais appareils ADC/DAC et un simulateur radar cible (par exemple, un générateur Keysight ou Rohde & Schwarz de forme d'onde arbitraire et un analyseur de signal).

Pour la simulation, utilisez un cadre de vérification moderne comme UVVM ou OSVVM pour créer des bancs de test réutilisables avec des fonctions d'autocontrôle. Automatisez la suite de régression pour fonctionner nuit sur une ferme de calcul, couvrant divers jeux de paramètres radar (PRF, largeur d'impulsion, bande passante, longueur de IPC). Implémentez également des mesures de couverture de code (état, branche, basculer) pour identifier la logique non testée.

Tendances émergentes : architectures ouvertes, de l'IA, de la FR directe et de la FR

Le paysage de la FPGA évolue rapidement, avec trois développements qui ont une incidence significative sur la conception du radar.

Traitement amélioré par l'IA

Des appareils comme AMD Versal et Intel Agilex 7 intègrent des moteurs AI dédiés – des réseaux de processeurs VLIW ou SIMD optimisés pour une inférence d'apprentissage profonde. Ils permettent des réseaux neuronaux sur puce pour des tâches telles que la classification des encombrants, la reconnaissance des cibles et l'adaptation intelligente des formes d'onde.

De plus, les moteurs AI peuvent être utilisés pour optimiser la forme d'onde radar elle-même. Les algorithmes d'apprentissage de renforcement fonctionnant sur le FPGA peuvent apprendre à adapter les modèles de PRF, de paramètres chirp et de sauts de fréquence en temps réel pour éviter les interférences et maximiser les probabilités de détection.

Intégration directe au FR

L'intégration des convertisseurs de données à grande vitesse directement dans le paquet FPGA (RFSoC, Agilex 9 Direct RF) élimine la liaison JESD et réduit considérablement la taille, la puissance et la complexité du système. Avec des taux d'échantillonnage atteignant 10 SPGS et un échantillonnage RF direct jusqu'à la bande C, une seule puce peut effectuer la conversion en baisse, le filtrage et la compression d'impulsions qui ont précédemment exigé une carte pleine de composants analogiques et numériques discrets.

Direct-RF ouvre également la porte à de nouvelles architectures telles que des tableaux échelonnés entièrement numériques. En intégrant directement l'ADC et le DAC, chaque élément d'antenne peut être directement connecté au FPGA, permettant ainsi la formation de faisceaux entièrement dans le domaine numérique.

Ouvrir les architectures radar

Des initiatives comme l'environnement futur des capacités aéroportées du Groupe Open et l'architecture des systèmes ouverts de capteurs (SOSA) conduisent à la normalisation du traitement des signaux radar. Les FPGA sont au cœur de ces efforts, fournissant une plateforme reconfigurable qui peut mettre en œuvre des interfaces et des modules de traitement normalisés.

En utilisant les cartes à mezzanine (FMC) et les cœurs IP standard, un système radar peut être mis à niveau pour la prochaine génération de FPGA avec une refonte minimale, ce qui réduit les coûts de maintenance à long terme et accélère le déploiement de nouvelles capacités.

Estimation des ressources pratiques : étude de cas SAR

Pour illustrer les compromis entre ressources, il faut envisager un processeur radar à ouverture synthétique (SAR) mis en place sur une gamme moyenne de Xilinx Kintex UltraScale+ FPGA (XCKU115). Le radar fonctionne avec une bande passante de 600 MHz, un débit d'échantillonnage complexe de 1,2 SPGS après DDC, un IPC de 4096 impulsions et une portée de 892 bacs de portée. Le pipeline comprend un FFT en continu de 4096 points pour la compression d'impulsions, un virage en virage dans le DDR4 externe et un FFT Doppler de 4096 points.

  • DSP tranches: ~2 200 (FFT, CFAR, FIR de décimation).
  • Block RAM (36 Ko): ~800 (stockage coefficient, tampons de ligne, tampon de l'IPC).
  • Cellules logiques (LUTs + FFs): ~300k (contrôle, interconnects AXI, fenêtre CFAR).
  • Largeur de bande passante mémoire: 12,8 Go/s soutenue par deux contrôleurs DDR4 64 bits à 2400 MT/s.

La latence du pipeline de l'ADC au rapport de détection est d'environ 80 μs, bien en temps réel. Cet exemple démontre que même le traitement SAR à large bande n'exige pas le plus grand ou le plus cher FPGA, à condition que l'architecture soit optimisée avec soin. L'élargissement vers des canaux multiples ou une bande passante plus grande nécessiterait le déplacement vers un appareil plus grand (par exemple Xilinx VU13P ou Intel Agilex 7) ou l'utilisation de HBM pour le virage du coin.

Pour un budget de ressources de premier passage brut, utilisez la règle suivante par FFT : un FFT en streaming de 4096 points consomme environ 60 tranches DSP, 20 BRAM36s et 15k LUTs. Multipliez par le nombre de moteurs FFT parallèles nécessaires. Pour CFAR, laissez 4 tranches DSP par fenêtre coulissante plus 1 BRAM par tampon de ligne. Les filtres FIR de conversion vers le bas consomment environ 2 DSP par robinet par canal pour la décimation. Ajoutez toujours une marge de 20 % pour tenir compte de la congestion du routage et de la capacité de rechange pour les mises à niveau futures.

Conclusion : Le FPGA comme processeur radar de choix

Le traitement des signaux radar à haute résolution offre une formidable combinaison de taux de données élevés, de latences strictes et de contraintes de puissance exigeantes. Les FPGA sont passés d'une logique simple de colle au cœur de calcul de ces systèmes, offrant un mélange unique de parallélisme spatial, de chronométrage déterministe et d'E/S reconfigurables. La conception réussie nécessite une compréhension approfondie des hiérarchies de mémoire, de la gestion du domaine horloger, de l'arithmétique fixe et de la planification physique du plancher. En suivant une architecture modulaire, en pipeline, en tirant parti de l'IP du fournisseur avec sagesse et en adoptant des technologies émergentes comme les moteurs AI et l'intégration directe-RF, les équipes d'ingénierie peuvent fournir des processeurs radar qui répondent aux exigences strictes d'aujourd'hui et restent adaptables aux formes d'onde et aux missions de demain.

Pour plus de détails sur l'interface ADC à haute vitesse, voir le JESD204B Survival Guide des appareils analogiques. Pour un aperçu complet des algorithmes de traitement des signaux radar, le texte classique de Skolnik est toujours une excellente référence. Pour les dernières conceptions de référence radar basées sur FPGA, voir la page Xilinx Radar Solutions.