Conception de systèmes Fpga pour l'imagerie par satellite à haute résolution

Pourquoi les FPGA sont essentiels pour l'imagerie par satellite sur le bord

Parallélisme massif et largeur de bande élevée des I/O

Contrairement aux microprocesseurs qui exécutent des flux d'instructions séquentiellement, les FPGA sont composés de millions de blocs logiques configurables, de tranches DSP et de blocs de RAM interconnectés par un tissu de routage programmable. Cette architecture permet un parallélisme massif – des milliers d'opérations par cycle d'horloge – ce qui rend les FPGA idéales pour les calculs structurés au niveau des pixels inhérents aux pipelines d'imagerie. La bande passante E/S d'un FPGA moderne, avec des dizaines de transceivers à haute vitesse fonctionnant à des dizaines de Gbps, correspond directement à la sortie de CCDs d'intégration rapide à retardement (TDI) ou de capteurs CMOS utilisés dans les scanners haute résolution.

Tolérance à la radiation et reconfiguration en vol

Les FPGA de qualité spatiale, comme les AMD (Xilinx) XQR Kintex UltraScale et Microchip (anciennement Microsemi) RT PolarFire, sont conçus pour supporter l'environnement de rayonnement rigoureux des orbites basses et géostationnaires. Ils intègrent des moteurs de nettoyage de la mémoire de configuration, une redondance à trois modules (TMR) sur des voies critiques et des technologies de processus immunitaires de verrouillage. Cela leur permet de fonctionner de façon fiable pendant une durée de vie de mission pouvant durer une décennie ou plus. La reconfiguration des FPGA basés sur SRAM permet également de mettre à jour en vol, permettant le déploiement de nouveaux algorithmes après le lancement, une capacité qui s'est avérée inestimable pour les missions scientifiques qui améliorent leurs besoins de traitement une fois sur orbite.

Principaux défis pour l'imagerie à haute résolution

Contraintes liées au débit des données et au temps réel

La conception d'un pipeline de traitement pour un imageur satellite consiste à équilibrer le débit, la puissance et la résilience sous de graves contraintes. Le débit de données brutes d'un capteur panchromatique à balayage linéaire à 50 000 pixels fonctionnant à 100 000 lignes par seconde peut atteindre 7,5 Gbps, et un système multispectral à quatre bandes multiplie cette figure. Sans le traitement à bord, le volume entier devrait être déconnecté, accablant la bande passante limitée des radios en bande X ou en bande Ka. La compression seule peut réduire le volume de données d'un facteur de cinq à dix, mais elle doit être appliquée après le bruit fixe du capteur, le courant sombre et la non-uniformité du pixel ont été corrigés.

Gestion de l'énergie et de la chaleur

Les concepteurs combattent la puissance dynamique en exploitant le gingage d'horloge, en réduisant l'activité de commutation grâce au codage HDL optimisé par les ressources, et en utilisant des tranches DSP dédiées au lieu de logique de tissu pour la multiplication et l'ajout. Par exemple, un RT PolarFire FPGA de qualité spatiale peut consommer moins de 5 W tout en exécutant une compression JPEG-LS à 200 mégapixels par seconde. Les solutions thermiques impliquent souvent des tuyaux thermiques, des voies conductrices vers le châssis spatial et une mise en page prudente des PCB pour diffuser uniformément la chaleur. Le choix de l'emballage – céramique ou plastique – affecte également les performances thermiques, avec des emballages céramiques offrant une meilleure conductibilité thermique mais un coût plus élevé.

Effets des rayonnements et fiabilité

Les effets de radiation, en particulier les perturbations à un seul événement (SEU) qui retournent les bits de configuration ou le contenu BRAM, peuvent modifier le comportement de l'algorithme et doivent être atténués par redondance et reconfiguration périodique. Les loquets à un seul événement (SEL) peuvent provoquer des tirages de courant catastrophiques, exiger des technologies de processus SEL-immune. La conception doit compléter la dureté de niveau de l'appareil par une redondance de la mémoire de configuration triple module (TMR) pour toutes les machines à état critique et les machines à état fini. Pour les données BRAM et DRAM externes, des codes de correction d'erreurs (ECC) et des cycles de nettoyage périodiques sont utilisés.

Contraintes de masse et de volume

Les contraintes de masse et de volume strictes des plateformes satellitaires exigent des facteurs de forme très intégrés et compacts, où chaque problème d'intégrité des signaux, de la mise en réseau à la terminaison, doit être simulé et vérifié avant le lancement. Les connecteurs à haute densité et les PCB multicouches à impédance contrôlée sont essentiels. La carte FPGA intègre souvent la régulation de puissance, la mémoire et les émetteurs dans un seul module mesurant moins de 100 cm2. Les normes comme SpaceVPX facilitent la modularité, permettant la construction de charges utiles d'imagerie à partir de cartes FPGA interopérables qui peuvent être échangées entre les missions.

Architecture système d'un imageur FPGA

Acquisition de données de première ligne

Un système d'imagerie FPGA bien architecturé suit généralement un pipeline qui fragmente le flux de données en phases d'exécution simultanée. Au front, les liaisons série haute vitesse transportant des images Camera Link, CoaXPress ou SpaceFibre sont désérialisées en mots pixel parallèles. Le FPGA applique ensuite la soustraction de biais par canal, la correction de gain et le remplacement défectueux des pixels à l'aide de tables d'étalonnage stockées dans un flash embarqué ou un SDR4 SDRAM étroitement couplé. Ces tables sont mises à jour périodiquement par des commandes au sol pour tenir compte de la dégradation des capteurs pendant toute la durée de la mission. La logique de désérialisation doit gérer avec soin le franchissement du domaine horloge, car l'horloge du capteur et l'horloge FPGA ne peuvent pas être synchronisées.

Normalisation et traitement spatial

Une fois les données brutes du capteur normalisées, elles se transforment en une phase de traitement spatial qui effectue la démosaiging (pour les capteurs de filtres de couleur), la correction de distorsion géométrique et, pour les capteurs de salle de poussoir, l'étape critique de la couture d'images qui assemble les lignes en cadres contigus. Les algorithmes de démosaiging comme l'interpolation bilinéaire ou la démosaiging adaptative dirigée par l'homogénéité sont mis en œuvre à l'aide de tampons de ligne et de tranches DSP. La correction géométrique consiste à rééchantillonner sur la base d'un modèle polynomial de distorsion de lentille, calculé à l'aide de tables de recherche coordonnées stockées dans la mémoire vive de bloc.

Gestion de la mémoire et compression

Un contrôleur mémoire séparé et un moteur DMA gèrent l'accès à la largeur de bande élevée à la DRAM externe. Les tampons de cadre, les caches de ligne et les tables de recherche sont judicieusement répartis entre les RAM de bloc et les ressources UltraRAM de la FPGA pour minimiser la latence. Après amélioration de l'image, les données sont transmises à un moteur de compression, souvent une mise en œuvre matérielle de JPEG-LS, CCSDS 122.0-B basé sur les vagues, ou, de plus en plus, un codec léger basé sur l'apprentissage. Le flux comprimé est empaqueté et envoyé à l'interface d'émetteur par un système d'arbitrage étroitement contrôlé qui garantit la qualité du service pour l'horaire des liaisons descendantes.

Conception du pipeline de traitement en temps réel

Opérations de rationalisation de niveau Pixel

Le cœur du système est le pipeline à pixel, qui doit être conçu pour maintenir le débit de la ligne sans contre-pression. Pour une vitesse de ligne de 50 kHz, le FPGA a 20 microsecondes pour traiter une ligne entière sur toutes les bandes. En utilisant une architecture en pipeline profond, chaque étape fonctionne sur un sous-ensemble de données de façon en streaming. La soustraction de biais et l'étape de correction en champ plat utilisent généralement une table de recherche BRAM indexée par coordonnées de pixel, tandis que la correction de pixel défectueux peut être mise en œuvre comme un filtre médian simple qui remplace un pixel défectueux par la médiane de ses voisins de la même bande spectrale. Ces opérations sont effectuées dans un cycle d'horloge unique par pixel en utilisant la logique combinatoire ou de petites tranches DSP. S'assurer que le pipeline ne décroît jamais nécessite une gestion soigneuse des dépendances de données et le partage des ressources entre les différentes étapes.

Alignement multispécifique et sharping

L'alignement et la co-enregistrement multispectral sont particulièrement exigeants. Comme différentes bandes spectrales peuvent être exposées à des moments ou des angles légèrement différents, l'interpolation sous-pixel est nécessaire pour aligner les bandes. Les tranches DSP FPGA accélèrent l'interpolation cubique ou bilinéaire et les tampons de lignes permettent de stocker la fenêtre temporelle nécessaire de plusieurs lignes adjacentes. Pour les satellites qui utilisent la mise à l'eau à la carte, un filtre passe-haut supplémentaire sépare le détail spatial de la bande panchromatique et l'injecte dans les bandes multispectrales à échantillonner, créant une image couleur avec la résolution panchromatique complète.

Arithmétique à point fixe et optimisation des ressources

Par exemple, une représentation en 16 bits de points fixes pour les valeurs de pixel avec des parties fractionnées de 8 bits suffit souvent pour les phases de correction et de compression, tandis que les filtres spatiaux peuvent nécessiter des accumulateurs 24 bits pour éviter le débordement. L'optimisation des ressources consiste à réutiliser des tranches DSP sur plusieurs opérations, comme le partage du multiplicateur pour la correction des gains et l'interpolation. Les outils de synthèse de haut niveau (HLS) permettent aux concepteurs d'explorer les compromis entre la précision, le débit et l'utilisation de LUT plus rapidement que les méthodes traditionnelles de RTL. Cependant, la logique générée par HLS doit être soigneusement revue pour les applications spatiales, car les optimisations de l'outil ne peuvent pas toujours s'aligner sur les pratiques de conception durcies par rayonnement.

Gestion de l'énergie et atténuation des rayonnements

Techniques de réduction de puissance dynamique

La consommation d'énergie FPGA est fonction de la commutation dynamique, des fuites statiques et de la terminaison d'entrées/sorties. Les concepteurs combattent la puissance dynamique en exploitant les commandes d'horloge et en réduisant l'activité de commutation grâce au codage HDL optimisé par les ressources. L'utilisation de tranches DSP dédiées au lieu de logique de tissu pour la multiplication et l'ajout réduit la congestion de puissance et de routage. La reconfiguration partielle permet de remplacer les blocs d'accélérateur temporairement inutilisés – comme un réseau neural pour la détection des nuages qui est activé périodiquement – par une puissance statique de substitution.

Rincement par rayonnement par conception

Le durcissement par rayonnement est une discipline multicouche. Le FPGA lui-même doit être sélectionné pour la tolérance à la dose ionisante totale (TID) (souvent > 100 krad) et l'immunité à verrouillage mono-événement (SEL). La conception complète ensuite la dureté au niveau du dispositif avec redondance de la mémoire de configuration triple-module (TMR) pour toutes les machines à état critique et machines à état fini. Pour le contenu BRAM et les données DRAM externes, des codes de correction d'erreurs (ECC) et des cycles de lavage périodiques sont utilisés.

Récupération de frottis et d'erreurs

Le frottis aveugle, qui passe par tous les cadres de configuration, est plus simple mais gaspille la puissance. Le frottage en retour, qui vérifie chaque cadre par rapport à une copie dorée, est plus efficace mais nécessite une logique supplémentaire. Pour la mémoire externe, le frottis doit coordonner avec le contrôleur DMA pour s'assurer que les cycles de frottis ne perturbent pas les transferts de données. Les modèles avancés utilisent l'arbitrage fondé sur les priorités, donnant la priorité absolue au frottage des tâches de fond tout en maintenant le débit pour l'imagerie en direct. Le frottis enregistre également les taux d'erreur, fournissant la télémétrie qui peut être utilisée pour évaluer l'environnement de rayonnement et ajuster les opérations de mission en conséquence.

Intégration de l'IA et de l'apprentissage automatique sur Orbit

Analyse intelligente sur le terrain

L'une des tendances les plus transformatrices de l'imagerie satellitaire est le passage de la simple compression à l'analyse intelligente à bord. Au lieu d'envoyer chaque pixel capturé au sol, les FPGA peuvent maintenant héberger des réseaux neuronaux convolutionnels qui effectuent le dépistage des nuages, le masquage de l'eau terrestre, la détection des navires ou l'identification des points chauds des feux de forêt. Seules les vignettes ou métadonnées pertinentes pour la science sont liées en bas, réduisant la latence d'heures à secondes et la consommation de bande passante de 99 % pour certaines applications de surveillance.

Outils et architectures pour l'inférence FPGA

Des outils comme AMD Vitis AI et OpenVINO d'Intel fournissent des flux de synthèse de haut niveau qui quantifient et compilent des réseaux formés en accélérateurs FPGA très parallèles. Un moteur de inférence CNN qui s'intègre dans un FPGA de qualité spatiale de moyenne portée peut traiter plus de 100 mégapixels par seconde à un budget de puissance inférieur à 5 W. Les compromis clés de conception impliquent une réduction de précision (réseau INT8 ou réseau binaire), une fusion de couches et une partition optimale des poids sur les BRAM et la mémoire externe.

Mises à jour des modèles en vol

Le déploiement en vol de modèles mis à jour par reconfiguration partielle est déjà démontré sur des missions telles que Φ‐sat‐2, qui transporte un accélérateur AI intégré à un imageur hyperspectral. Le FPGA peut échanger un modèle de détection de nuages contre un modèle de détection de feux de forêt en millisecondes, s'adaptant aux besoins de la mission sans interrompre le pipeline d'imagerie. Ceci est obtenu en divisant le tissu FPGA en partitions statiques et reconfigurables, où l'accélérateur AI occupe une région reconfigurable qui peut être chargée de différents flux binaires. Le processus est géré par le processeur embarqué, qui valide le nouveau flux binaire avant le déploiement. Cette capacité ouvre de nouveaux concepts opérationnels, tels que l'ajustement des seuils de détection basés sur des changements saisonniers ou l'ajout de nouvelles classes cibles après le lancement.

Essai, validation et qualification

Simulation et émulation

La validation commence par la simulation RTL de l'ensemble du pipeline, l'alimentant en images de vérités souterraines synthétiques et la vérification de la sortie bit-exact par rapport à un modèle C. Les conceptions de synthèse de haut niveau (HLS) sont testées avec un environnement de co-simulation qui compare l'émulation matérielle au code C++ original. À mesure que la conception arrive à maturité, les essais hardware-in-the-loop présentent de véritables émulateurs de capteurs qui produisent des flux vidéo à plein débit, permettant au panneau DUT d'être stressé au maximum pendant que le comportement thermique et les taux d'erreur bit. Toute divergence entre la simulation et le matériel est suivie et résolue avant de passer aux essais environnementaux.

Qualification environnementale et en radiation

La qualification environnementale soumet le prototype aux vibrations, aux chocs, au cycle thermique et au vide. La FPGA doit démontrer un fonctionnement sans erreur sur une large plage de température, généralement de -40°C à +85°C pour les pièces de qualité industrielle ou plus large pour les appareils à portée militaire. Les essais de rayonnement sont effectués dans des installations spécialisées utilisant des faisceaux de protons ou de gros ions pour mesurer les sections transversales à effet d'un événement et valider la logique d'atténuation. Le temps de récupération du broyeur, la probabilité de vote du TMR et les caractéristiques de recuit de dose totale sont tous mesurés et documentés.

Validation du système de bout en bout

Au-delà des essais de composants, toute la chaîne d'imagerie doit être validée dans une configuration intégrée comprenant le capteur, l'optique, le panneau FPGA et l'émetteur. Ceci implique de capturer les modèles de test à partir d'une cible à haute résolution, de les traiter par le pipeline FPGA et de comparer la sortie avec la vérité au sol. Des tests de taux d'erreur bit sur l'interface de liaison descendante vérifient que les erreurs de compression se situent dans des limites tolérables.

Orientations futures et technologies en évolution

Taux de données plus élevés et nouvelles architectures FPGA

La prochaine génération d'images à haute résolution promet des distances d'échantillonnage au sol de 30 cm de la basse orbite terrestre, créant des taux de données qui naissent les systèmes d'aujourd'hui. Pour faire face, les fournisseurs de FPGA développent des systèmes de protection contre les rayonnements qui combinent le tissu FPGA avec des processeurs multicœur durcis, des interfaces mémoire à haute bande passante (HBM) et des moteurs AI dédiés. Les SoC adaptatifs Versal d'AMD avec les moteurs AI, adaptés pour l'espace, pourraient fournir plus de 100 TOPS d'inférence dans un seul paquet. La technologie de gerbage tridimensionnel réduira les pertes parasitaires entre logique et mémoire, permettant une puissance encore plus faible par opération.

Imagerie définie par le logiciel et reconfiguration dynamique

L'imagerie logicielle, où le pipeline FPGA se transforme en un mode de résolution multi-images sur les zones urbaines, en fonction du type de cible, passant d'un mode à grande portée dynamique sur les océans à un mode à super résolution multi-images, deviendra pratique grâce à l'échange de fonctions dynamiques et à la gestion de capteurs pilotés par la machine.Cela permet à un seul satellite de servir divers clients avec des produits de données adaptés.Des normes telles que SpaceVPX et le futur NASA SmallSat Les architectures modulaires permettent d'assouplir l'intégration du système, permettant de construire des charges utiles d'imagerie à partir de cartes FPGA interopérables qui peuvent être mises à niveau entre les missions.

Écosystèmes à source ouverte

Entre-temps, l'écosystème open-source autour des noyaux soft Vitis AI réduit la barrière au développement d'accélérateurs spatiaux personnalisés. Les outils open-source comme le cadre LiteX fournissent des cœurs IP prévalidés pour les contrôleurs de mémoire, Ethernet et GPIO, réduisant ainsi le temps de développement des cartes FPGA spatiales. L'architecture RISC-V offre un ensemble d'instructions ouvertes qui peuvent être personnalisées pour des tâches d'imagerie spécifiques, comme l'ajout d'instructions personnalisées pour l'interpolation des pixels ou le codage entropie. Cette démocratisation permet aux petites agences spatiales et aux startups de construire des charges utiles d'imagerie compétitives sans les coûts élevés de licence des noyaux IP propriétaires.

Conclusion

En extrayant plus d'informations par watt et par kilogramme, elles permettent aux constellations de petits satellites de fournir la couverture permanente et à haute résolution une fois réservée aux missions phares d'un milliard de dollars, en démocratisant l'accès à l'intelligence terrestre impactée. La combinaison de familles de FPGA à forte intensité de rayonnement, d'outils de conception avancés et d'extension des capacités d'IA en orbite garantit que la prochaine décennie verra des imageurs non seulement plus pointus mais plus intelligents, capables de se concentrer de façon autonome sur les phénomènes qui comptent le plus pour la science et la société.