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Introduction à la conception de SoC basée sur le CDCI dans les appareils mobiles

La demande constante de performances supérieures, de durée de vie plus longue des batteries et de facteurs de forme plus petits dans les smartphones, tablettes et portables a poussé la conception de System-on-Chip (SoC) à l'avant-garde de l'innovation. Bien que de nombreux SoC mobiles comptent aujourd'hui sur des architectures de l'ensemble d'instruction réduite (RISC) – notamment ARM – le paradigme de l'ensemble d'instruction complexe (CISC), célèbrement incarné par l'architecture de l'ensemble d'instruction x86 (ISA), offrent des avantages distincts qui méritent une attention sérieuse.

Comprendre l'architecture du CDCI

Le CDCI, ou complexe Instruction Set Computing, est une philosophie de conception où une seule instruction peut exécuter plusieurs opérations de bas niveau – comme l'accès à la mémoire, l'arithmétique et le contrôle de l'état – en une seule étape. Cette approche contraste avec le RISC, qui met l'accent sur des instructions plus simples et de longueur fixe qui s'exécutent généralement en un cycle d'horloge.

Caractéristiques clés du CDCI

  • Instructions de longueur variable:[ Les instructions du CDCI vont de 1 à 15 octets, ce qui permet un codage dense des opérations complexes.
  • Microcode implementation:[ Les instructions complexes sont souvent brisées en micro-opérations par un séquenceur de microcodes, simplifiant le matériel d'exécution.
  • Modes d'adressage de type Rich: Les opérations de stockage de charge, de mémoire de registre et de mémoire de mémoire réduisent le nombre d'instructions nécessaires pour un algorithme donné.
  • Compatibilité en arrière-plan:[ Les architectures du CDCI, en particulier x86, maintiennent des décennies de compatibilité binaire, facilitant la migration des logiciels.

Dans les contextes mobiles, ces caractéristiques peuvent se traduire par une densité de code plus élevée, de faibles octets de mémoire nécessaires pour représenter un programme, ce qui réduit l'empreinte de mémoire et la bande passante, avantage critique dans les appareils à puissance réduite.

Avantages du SoC basé sur le CDCI dans les appareils mobiles

Densité d'enseignement supérieur

La capacité de CISC=1 d'effectuer des opérations complexes dans une seule instruction améliore considérablement la densité du code. Par exemple, une instruction x86 comme combine une charge mémoire, un ajout et un stockage dans une instruction. Dans un processeur RISC, cela peut nécessiter trois charges distinctes, un ajout et un stockage.

Réduction de la consommation d'énergie grâce à des instructions moins nombreuses

Pour les appareils alimentés par batterie, chaque nanojoule enregistré compte. La capacité de combiner les opérations du CISC réduit également le nombre d'opérations temporaires de déversement de registre, réduisant ainsi l'utilisation de l'énergie. Cependant, cet avantage est nuancé – les processeurs modernes du CISC décodent les instructions en interne en micro-ops comme le RISC, mais la réduction globale du nombre d'instructions l'emporte souvent sur les frais généraux de production de micro-op.

Compatibilité efficace du code et écosystème logiciel

L'écosystème x86 comprend des décennies de logiciels, y compris des applications de bureau, le code d'entreprise ancien et des millions de binaires existants. Pour les appareils mobiles ciblant les cas d'utilisation d'entreprise ou de productivité (p. ex., ordinateurs portables 2-en-1, tablettes robustes), la compatibilité du CDCI permet l'exécution native de Windows, Linux, et le logiciel ancien sans émulation en amont.

Considérations de conception technique pour les SoC mobiles du CDCI

La conception d'un SoC mobile basé sur le CDCI nécessite un équilibre prudent de la puissance, des performances et de la zone (APP).

Microarchitecture et décodage d'instructions

Les processeurs modernes du CDCI traduisent les instructions x86 en micro-opérations internes (μops) en utilisant une combinaison de décodeurs filaires et de microcodes ROM. Pour les SoC mobiles, le moteur de décodage doit être puissant tout en étant capable de gérer des instructions de longueur variable sans décrochage.

  • Cache avant décode (limites d'instructions de stockage et conseils μop)
  • Macrofusion (combinant des paires d'instructions courantes en une seule μop)
  • cache micro-op (réduction de la latence de décodage pour les chemins de code à chaud)

Les cœurs Intel Silvermont et Goldmont, utilisés dans les SoCs d'Atom, intègrent des décodeurs sophistiqués qui permettent d'atteindre un rendement proche de la RISC tout en maintenant la compatibilité x86.

Pipeline et exécution hors-commande

Pour les mobiles, les concepteurs adoptent des profondeurs modérées de pipeline (12 à 16 étapes) et des moteurs OoO sélectifs qui maximisent les performances par watts. Des techniques comme power gating[ des unités d'exécution au ralenti et pensibilité dynamique et échelle de fréquence (DVFS)[ sont intégrées au niveau du cœur pour économiser de l'énergie dans des conditions de faible charge.

Hiérarchie de la mémoire et optimisation de la largeur de bande

Les modes d'adressage complexes du CISC , qui sont basés sur des hiérarchies de cache multiniveaux (L1/L2/L3), sont soumis à des tampons agressifs de pré-traitement et de combinaison d'écriture. L'interconnexion sur puce doit gérer une bande passante élevée du CPU et du GPU intégré (souvent un CISC SoC comprend un GPU puissant).

Intégration des accélérateurs spécialisés

Un mobile SoC moderne basé sur le CISC intègre de nombreux blocs à fonction fixe aux côtés des cœurs du CPU : processeurs de signal d'image (ISP), unités de traitement neuronal (NPU), DSP audio et coprocesseurs de sécurité. Ces accélérateurs gèrent des tâches spécialisées plus efficacement que les cœurs X86. L'unité de gestion de puissance (PMU) de SoC=s doit orchestrer leur activité et leur activation pour éviter les fuites au ralenti.

Défis de conception pour les SoC mobiles du CDCI

Malgré les avantages, les SoC mobiles basés sur le CDCI font face à plusieurs obstacles importants.

Complexe de conception et surface de silicone accrues

Le décodeur d'instruction x86 et le séquenceur de microcodes occupent une superficie importante — généralement de 15 à 25 % de la surface du noyau. Les SoC mobiles ont des budgets de surface stricts (souvent < 100 mm2 pour la totalité du matrice).

Limites de vitesse de l'horloge

Les microarchitectures complexes rendent plus difficile l'obtention de vitesses d'horloges élevées sans puissance excessive. Les conceptions de RISC peuvent souvent atteindre des fréquences plus élevées à la même tension en raison d'une logique plus simple. Les SOC Mobiles du CISC fonctionnent généralement à des fréquences de pointe de 2,5 à 3,0 GHz, tandis que les processeurs mobiles haut de gamme du RISC (p. ex., la série M Apple) peuvent dépasser 3,5 GHz dans les cœurs de performance tout en maintenant l'efficacité.

Gestion thermique et performance soutenue

Dans un smartphone mince, la dissipation thermique est limitée à 2-5W. Les cœurs du CISC, même optimisés, ont tendance à avoir une puissance dynamique de pointe plus élevée que les cœurs équivalents du CISC. Cela nécessite un étranglement agressif, qui peut réduire les performances pour les charges de travail enflammées. Les concepteurs compensent avec des configurations hétérogènes – mélangeant un ou deux cœurs du CISC haute performance avec plusieurs plus petits cœurs écoénergétiques (style Big.LETTLE), comme le montre l'architecture hybride Intel.

Fragmentation et émulation des logiciels

Bien que la compatibilité x86 soit un avantage, l'écosystème logiciel mobile (Android, iOS) est fortement optimisé pour ARM RISC. L'exécution d'applications Android conçues pour ARM sur un mobile x86 SoC nécessite une traduction binaire, ce qui entraîne des performances et des pénalités de puissance.

Remédier à la puissance et aux performances grâce à des techniques avancées

Les ingénieurs ont élaboré une trousse de méthodes pour rendre le CDCI compétitif sur le plan mobile.

Processus de fabrication avancés

L'utilisation des derniers nœuds FinFET (7nm, 5nm, 3nm) réduit les fuites et la puissance dynamique. Les processus Intel=10nm et 7nm permettent aux transistors plus petits de basculer plus rapidement avec une tension inférieure, profitant directement aux SoC du CISC. La transition vers les FET de la porte tout-en-tour (GAA) à l'ère 2nm améliorera encore l'efficacité.

Voltage dynamique et calibrage de fréquence (DVFS)

Les SoC mobiles modernes mettent en œuvre des DVFS à grain fin avec des centaines de points de tension et de fréquence par cœur. Le PMU utilise des compteurs de performance, des capteurs thermiques et des prévisions de charge de travail pour ajuster la tension en microsecondes.

Gâteau de puissance et de l'horloge

La gâchette de puissance pervasive coupe les tableaux SRAM inutilisés, les unités d'exécution, et même les carottes entières lorsque le ralenti. La gâchette d'horloge empêche le basculement des tongs dans la logique inactive. Ces techniques sont particulièrement importantes pour les carottes du CDCI, qui ont des ROM plus grands de microcode et de décoder la logique qui autrement fuient continuellement.

Calculs hétérogéniques et migration des tâches

L'association des cœurs de performance du CISC avec des cœurs d'efficacité plus petits (comme dans Intels Alder Lake et les architectures hybrides ultérieures) permet au SoC de migrer les tâches de fond vers les petits cœurs, en économisant la puissance. Le planificateur du système d'exploitation doit être conscient des types de cœurs pour attribuer correctement des fils.

Instruction Ensemble Optimisations

Les améliorations au niveau de la microarchitecture, telles que la macrofusion, la fusion micro-op et les ports d'exécution plus larges, permettent aux processeurs du CDCI d'exécuter plus d'instructions par cycle (IPC) tout en restant en mesure de garder la puissance. L'introduction de AVX-512 (et sa variante VNNI) permet une inférence d'IA vectorielle, qui peut être plus efficace en énergie qu'un NPU dédié pour certaines charges de travail.

Mise en œuvre des SoC mobiles du CDCI dans le monde réel

Série Intel Atom et Core M

Intel , la famille Atom (Silvermont, Goldmont, Tremont) et la série Core M Y sont spécialement conçues pour les appareils mobiles de faible puissance comme les tablettes, les 2-en-1 et les ordinateurs portables minces. Ces SoC intègrent les cœurs x86 avec Intel HD Graphics, un contrôleur de mémoire et des interfaces d'E/S sur une seule matrice. La récente Intel Core i3-N305 (Alder Lake-N) équipe 8 cœurs d'efficacité Gracemont avec un total de TDP aussi bas que 7W, offrant des performances multi-threadées compétitives pour les charges de travail mobiles.

AMD , Ryzen APU embarqués et mobiles

La microarchitecture AMD -Zen , utilisée dans les processeurs Ryzen Mobile, est un design moderne du CISC qui combine des cœurs x86 puissants avec des graphiques Radeon haute performance. Le noyau Zen 4C (Phoenix) atteint une efficacité de puissance remarquable grâce à l'emballage de copeaux et la fabrication 4nm. Ces APU sont trouvés dans les ordinateurs portables de première qualité et ont commencé à apparaître dans consoles de jeu portatif (par exemple, ASUS ROG Ally, Steam Deck), démontrant que le CISC peut exceller dans les appareils fonctionnant avec batterie.

VIA Ésaïe II et perspectives d'avenir

L'architecture Isaiah II (technologie Centaur) introduit une conception de 16nm, 8 cœurs avec accélérateur intégré d'IA, des dispositifs de bord de ciblage AI et IoT qui nécessitent une compatibilité x86. Bien que la part de marché soit faible, elle illustre l'intérêt continu pour le CDCI pour le mobile.

Perspectives futures des SoC mobiles du CDCI

Le paysage mobile du SoC évolue rapidement, et le rôle du CISC sera façonné par plusieurs tendances.

Intégration de l'IA et de l'apprentissage automatique

Comme l'IA sur le terminal devient omniprésent, les SoC du CISC intègrent des NPU dédiés et des extensions vectorielles. Intels Intel® AI Boost (un moteur AI dédié à Meteor Lake) et AMD , l'architecture XDNA AI sont des exemples. La capacité d'exécuter des modèles nativement sur x86 tout en tirant parti des accélérateurs de faible puissance sera un différenciateur clé.

Architectures et chiplets hétérogéniques

Les futurs SoC mobiles utiliseront des conceptions basées sur les puces, combinant les tuiles de calcul du CISC avec les noyaux RISC (pour l'efficacité) et les accélérateurs spécialisés sur un paquet multi-die. La technologie de empilage 3D de Intel , et l'approche de pucelet AMD , permettent de mélanger les nœuds de processus, permettant aux noyaux du CISC d'être construits sur un nœud haute performance tandis que les E/S et les accélérateurs utilisent un nœud moins cher et de faible puissance.

RISC-V Concurrence et adaptation du CDCI

La montée du RISC-V en tant qu'ISA ouvert constitue une menace à long terme, mais le vaste écosystème logiciel du CISC fournit un douve. Pour rester compétitif, les architectes du CISC continueront à emprunter des idées de RISC (p. ex., des fronts plus simples, une fusion macro-op) tout en étendant leurs ISA avec des fonctionnalités modernes comme la mémoire transactionnelle, les enclaves de sécurité et les instructions cryptographiques.

Feuilles de route pour l'efficacité énergétique

Les cartes routières industrielles (IRDS, IEEE) prévoient que d'ici 2030, les SoC mobiles réaliseront 50 à 100 GFLOPS/W. Les conceptions du CISC devront combler l'écart d'efficacité avec le RISC par le biais de domaines de puissance ultrafins, de biais adaptifs du corps et de calcul quasi-seuil pour les charges de travail légères. Le Le débat sur l'efficacité du bras contre x86 continue, mais avec les M-séries d'Apple (ARM) correspondant à Intel en performance maximale et dépassant en efficacité, le CISC doit innover. Intel=s Core M et AMD Ryzen Mobile[ montrent que le CISC peut demeurer pertinent, en particulier en ce qui concerne les facteurs de forme mobile axés sur la productivité.

Conclusion

Bien que les architectures RISC dominent le marché des smartphones, le CISC offre des avantages impérieux en termes de densité de code, de compatibilité logicielle et de débit multi-cœur pour les appareils mobiles orientés vers la productivité. Pour surmonter les défis en matière de puissance, de surface et de gestion thermique, il faut des techniques avancées de microarchitecture, de fabrication de pointe et d'intégration intelligente des accélérateurs.

Pour plus de détails, explorez le aperçu du CISC sur Wikipedia, ].