Introduction : Le rôle de l'architecture des ensembles d'instructions dans les systèmes embarqués automobiles

Les véhicules modernes ne sont plus des assemblages purement mécaniques; ils sont des réseaux hautement sophistiqués de systèmes embarqués qui gèrent tout, depuis le changement de temps et de transmission des moteurs jusqu'au divertissement, l'assistance avancée au conducteur et les mises à jour du firmware en direct. Au cœur de chacun de ces sous-systèmes se trouve un processeur dont l'architecture de l'ensemble d'instructions (ISA) dicte l'efficacité de l'exécution des logiciels.Deux philosophies dominantes de l'ISA—Computing de l'instruction complexe (CISC) et l'informatique de l'ensemble d'instruction réduite (RISC ont longtemps façonné les compromis entre la densité du code, la vitesse d'exécution, la consommation d'énergie et la complexité matérielle.

Cet article présente une étude de cas détaillée des ensembles d'instructions du CDCI dans les systèmes embarqués automobiles, en mettant l'accent sur leur application dans les unités de commande des moteurs (ECUs). Il examine les forces architecturales du CDCI, les exigences spécifiques des environnements automobiles, une mise en œuvre réelle et les défis que les ingénieurs doivent surmonter.

L'architecture du CDCI : un avant-goût

Les architectures CISC[, pionnières dans les années 1970 et 1980, par des entreprises comme Intel, Motorola et IBM, sont définies par un ensemble d'instructions grand et polyvalent. Les instructions individuelles peuvent effectuer des opérations en plusieurs étapes – charger des données de mémoire, effectuer des arithmétiques et stocker le résultat – dans un seul opcode. Cette philosophie de conception vise à réduire l'écart sémantique entre les langages de programmation de haut niveau et le code machine, permettant aux développeurs d'exprimer des algorithmes complexes avec moins d'instructions d'assemblage.

Les principales caractéristiques du CDCI sont les suivantes :

  • Longueur d'instruction variable: Les instructions vont de 1 à 15 octets (sur x86, exemple le plus célèbre de la CVIC), permettant un code dense pour la petite mémoire de programme.
  • Modes d'adressage complexes: L'adressage direct, indirect, indexé et base+offset permet un accès flexible aux données sans opérations multiples explicites.
  • : La plupart des processeurs du CDCI décodent des instructions complexes en une série de micro-opérations exécutées par un ROM intégré, simplifiant la logique de contrôle mais ajoutant la latence pour chaque instruction.
  • Le nombre d'instructions par tâche est plus faible: Puisque chaque instruction fonctionne plus, les programmes écrits pour le CDCI sont généralement plus petits que leurs équivalents RISC, ce qui constitue un avantage important lorsque la mémoire sur puce est coûteuse.

En revanche, RISC architectures (ARM, MIPS, RISC‐V) utilisent une longueur d'instruction fixe (généralement 32 bits), un petit ensemble d'instructions uniformes, et un design de magasin de chargement où les accès à la mémoire sont séparés des opérations arithmétiques. Les processeurs RISC obtiennent souvent des vitesses d'horloge plus élevées et une puissance plus faible par opération, mais au prix de plus grandes tailles de code et d'instructions par programme.

Historiquement, le CDCI a dominé les marchés des ordinateurs de bureau et des serveurs par la gamme x86, tandis que le CDCI a prospéré dans les domaines mobiles et embarqués. Cependant, la frontière s'est floue au cours des dernières décennies : les processeurs modernes x86 traduisent en interne les instructions du CDCI en micro-ops ressemblant à celles du CDCI, et les dernières architectures d'ARM incluaient certaines fonctionnalités semblables au CDCI (p. ex., les instructions conditionnelles d'AArch64 , et les commandes de chargement/stockage multiples).

Systèmes embarqués automobiles: exigences et contraintes

Avant de plonger dans l'étude de cas, il est essentiel de comprendre les exigences uniques que les applications automobiles imposent aux transformateurs embarqués.

  1. Déterminisme en temps réel[: Les boucles de commande moteur, le freinage antiblocage et le déploiement des coussins gonflables doivent être terminés dans des fenêtres de timing strictes, souvent des microsecondes.
  2. Haute fiabilité et sécurité[: Les systèmes automobiles doivent fonctionner sans faille pendant des décennies sous des températures extrêmes, des vibrations et des interférences électromagnétiques.
  3. Efficacité de la puissance: Bien que l'alternateur du moteur génère de l'électricité, la dissipation de chaleur est limitée.
  4. Densité du code: La mémoire Flash sur puce est chère et rare dans de nombreux ECU. Les images de programme plus petites réduisent le coût de BOM (bill of materials) et peuvent permettre l'utilisation de microcontrôleurs moins chers.
  5. Vendreus de vie de produit: Une plate-forme de véhicule fonctionne souvent pendant 10 à 15 ans, exigeant des transformateurs et des outils de développement pour être disponibles et soutenus pendant des décennies.

Ces contraintes façonnent le processus de sélection ISA. RISC excelle généralement à l'efficacité de la puissance et à des vitesses élevées d'horloge, tandis que le CISC peut offrir une densité de code supérieure et parfois une exécution plus rapide d'opérations complexes, comme les algorithmes de contrôle multi-étapes utilisés dans la gestion du moteur.

Étude de cas: CDCI dans les unités de commande du moteur

L'unité de commande du moteur (ECU) est l'un des sous-systèmes les plus intensifs en calcul dans un véhicule. Elle doit lire une douzaine de capteurs ou plus (position de la rampe, niveaux d'oxygène, température d'admission d'air, angle d'aspiration des gaz), calculer le temps et la durée d'injection de carburant, l'avance d'étincelles et le régime de ralenti, puis actionner les sorties correspondantes — tous dans le temps d'un cycle de moteur unique.

Détails de mise en œuvre

Un fabricant automobile européen de premier plan, appelé ici -AutoTronic AG- pour la confidentialité, propose un microcontrôleur CVIC 32 bits de la famille Renesas RH850 pour ses derniers ECU diesel et essence. La série RH850 est construite autour d'un noyau CVIC propriétaire qui offre un riche ensemble d'instructions comprenant des déplacements multi-accumulation (MAC), arithmétiques saturés et à simple cycle.

La pile logicielle a été développée en C avec un montage à la main occasionnel pour les boucles critiques. L'équipe a exploité le code compact de CISC , pour s'adapter à une pile de gestion moteur conforme à l'OBD‐II dans les 512 kB de Flash, un exploit impressionnant qui aurait nécessité au moins 1 Mo Flash avec un noyau de RISC comparable. Les principales fonctionnalités utilisées de l'ISA comprenaient:

  • Macro-opérations pour boucles de commande: L'instruction (multiplier-accumuler) a exécuté un robinet complet du filtre FIR en une seule opération, réduisant à la fois la taille du code et le temps d'exécution pour le lissage du capteur.
  • Arithmétique de mémoire[: La capacité de charger une valeur de capteur, d'effectuer une opération arithmétique et de stocker le résultat dans un registre de contrôle avec une instruction a coupé le nombre de cycles de décodage de près de 40% dans la boucle de commande principale.
  • L'auto-inclusion et la réduction de l'adressage[: L'accès aux tableaux d'étalonnage ou de compensation a été fait sans pointeur arithmétique explicite, réduisant le binaire et réduisant la pression du registre.

Résultats

L'analyse du temps d'exécution (WCET) dans le pire des cas a montré que 90 % des cycles de la boucle de commande étaient consommés par les trois routines les plus complexes : le timing de l'injection de carburant, l'avance d'allumage et la surveillance du couple. Grâce à l'ensemble de l'instruction dense, la boucle s'intègre dans un segment de 4 kB de mémoire étroitement couplée (TCM), éliminant les caches manquantes qui pourraient introduire des jitters.

Avantages supplémentaires observés:

  • Réduction de la consommation d'énergie[: Pour un algorithme donné, le cœur du CDCI a exécuté environ 30 % de moins d'instructions qu'un cœur équivalent du RISC à la même vitesse d'horloge.
  • Temps de développement de grille: La nature de haut niveau des instructions du CDCI a facilité l'écriture et la vérification des expressions de contrôle complexes en C. Compiler les back-ends pour les RH850 aggressly pattern-match de telles expressions pour utiliser des instructions du CDCI uniques, réduisant ainsi le besoin d'optimisation manuelle de l'assemblage.
  • Mémoire de programme plus petite: Le binaire final était de 570 kB (y compris les routines diagnostiques et les calibrations), comparativement à une valeur estimée à 780 kB pour une implémentation de RISC. Cela a permis au fabricant d'utiliser un appareil Flash à moindre coût, en économisant environ 1,20 $ par ECU — significatif à un volume de production de 2 millions d'unités par an.

Autres applications automobiles du CDCI

Bien que l'étude de cas sur l'ECU soit la plus importante, les transformateurs du CDCI apparaissent dans plusieurs autres domaines de l'automobile où la densité de code ou les mathématiques complexes sont primordiales.

Systèmes avancés d'assistance au conducteur (ADAS)

Les modules ADAS basés sur la vision précoce, tels que l'avertissement de départ et la reconnaissance des signaux de circulation, ont bénéficié de la capacité du CISC de gérer les données de pixel de longueur variable et les opérations matricielles. Les processeurs comme le Infineon TriCore (bien que le RISC/CISC) et certains DSP personnalisés dotés de caractéristiques multi-accumulables de type CISC étaient couramment utilisés avant que l'industrie ne se déplace vers des solutions basées sur le GPU et le processeur neuronal.

Unités de contrôle de la transmission (UTC)

La commande automatique de transmission implique une conduite à haute bande à solénoïde, une logique de réglage de décalage et une commande de glissement de couple-convertisseur. Les TCU nécessitent une manipulation rapide et la capacité d'exécuter des algorithmes PID en boucle fermée avec un minimum de frais généraux. Plusieurs fournisseurs de niveau 1 utilisent le NXP MPC5777C, un CUS CSC MCU basé sur l'architecture de puissance, précisément pour sa combinaison de code à haute densité et d'exécution déterministe.

Infodivertissement et connectivité

Dans le domaine de l'infodivertissement, on assiste à un changement de la configuration des processeurs d'applications RISC purs (par exemple Qualcomm Snapdragon) vers des architectures hétérogènes. Cependant, les systèmes sur puces (SoCs) utilisés pour la télématique et l'infodivertissement dans les véhicules contiennent souvent une île de sécurité basée sur le CISC. Un noyau distinct et durci qui gère les fonctions --toujours sur -- comme l'entrée sans clé à distance, la gestion de la batterie et les services d'appel d'urgence.

Défis et compromis

Malgré les avantages démontrés dans le cas de l'ECU, le CISC n'est pas une solution universelle pour les systèmes embarqués dans l'automobile.

  • Rexification matérielle accrue: Les cœurs du CDCI nécessitent plus de transistors pour la ROM en microcode, la logique complexe du décodeur et la prévision dynamique de la branche.Cela augmente le coût du silicium et la fuite de puissance par rapport à un noyau plus simple du RISC. Pour un MCU 32 bits en ECU à volume élevé, la prime de surface de dé pour le CDCI peut être de 15 à 25 %.
  • Latence d'instruction variable: Comme les instructions du CDCI peuvent exécuter un nombre variable de micro-opérations, le nombre de cycles par instruction n'est pas uniforme. Cela rend plus difficile de garantir le temps d'exécution le plus défavorable (WCET) sans analyse approfondie et exige souvent que les concepteurs surdisposent de la vitesse de l'horloge ou s'appuient sur des caches déterministes.
  • La fuite de puissance: Le microcode ROM et le fichier de registre plus grand contribuent à la consommation statique.Dans les modules soutenus par une batterie (p. ex. entrée sans clé ou calculateurs de jour), même un milliwatt de courant statique peut raccourcir la durée du mode de sommeil, un problème critique pour les véhicules modernes qui peuvent être garés pendant des semaines.
  • Maturité de l'outil et de l'outil: Bien que les compilateurs automobiles pour les cœurs du CDCI comme Renesas RH850 soient matures, ils sont souvent en retard par rapport aux écosystèmes ARM/RISC‐V en termes de passes d'optimisation et d'outils d'analyse statique.
  • Disponibilité à long terme[: Les plateformes automobiles nécessitent une offre garantie pendant une décennie ou plus. Les architectures basées sur le RISC comme ARM ont une large adoption dans plusieurs fonderies, assurant la continuité. L'IP du CISC est souvent propriété d'un seul fournisseur (p. ex. Renesas, NXP PowerPC), créant un risque pour la chaîne d'approvisionnement si ce fournisseur cesse la gamme de produits.

Ces défis signifient que le CDCI est rarement choisi dans les conceptions automobiles modernes à moins qu'il n'y ait un avantage clair et quantifiable – la densité de code la plus souvent supérieure pour un budget de mémoire très serré, ou la nécessité d'une instruction complexe spécifique qui réduit considérablement le temps d'exécution par rapport à une séquence multiétapes du CDIR.

Orientations futures: le CDCI à l'ère des véhicules autonomes et électriques

Alors que l'industrie automobile s'oriente vers les véhicules électriques (EV) et la conduite autonome, le rôle du CDCI est en train de se transformer.

Informatique hétérogène et architectures contrôlées par domaine

Les architectures de véhicules de la prochaine génération consolident les fonctionnalités en un nombre moins important de contrôleurs de domaine plus puissants. Par exemple, le contrôleur de domaine --Vehicle Dynamics peut gérer le moteur, la transmission, le freinage et la direction. Dans ces conceptions, un groupe de RISC à haute performance (habituellement ARM Cortex‐A ou RISC‐V) gère le fort nombre de pièces pour la fusion de capteurs, tandis qu'un centre de CISC plus petit ou hybride agit comme superviseur de sécurité et planificateur en temps réel.

Commande du moteur électrique du véhicule

L'algorithme de contrôle comporte plusieurs étapes trigonométriques et de transformation des coordonnées (transformations de la couche/du parc) qui conviennent naturellement aux instructions du CISC -style -vector. Certains fournisseurs ajoutent des extensions de données multiples (SIMD) à des carottes de RISC pour cette raison, mais quelques unités de contrôle moteur dédiées, comme la série Texas Instruments TMS320C2000 (disque de type CISC) et la STMicroelectronics STM32 G4 (Arm Cortex‐M4 avec des instructions du CISC) sont largement utilisées. La tendance suggère un avenir hybride où le CISC et le RISC sont coexistants dans le même noyau.

Sécurité et mises à jour en direct

Avec l'augmentation des véhicules définis par logiciel, la densité de code reste précieuse car les images de démarrage sécurisées et le firmware de chiffrement doivent s'intégrer dans une ROM limitée. La petite empreinte de code du CISC facilite la mise en œuvre d'un cryptage robuste sans mémoire externe.

Cependant, la domination croissante de RISC‐V en tant que part de marché ouverte et extensible de l'ISA pourrait éroder la part de marché de l'ASCIS. La conception modulaire de l'ASCIS permet aux concepteurs d'ajouter des instructions personnalisées (p. ex. pour la manipulation des bits ou la multiplication des accumulations) qui imite l'approche de l'ASCIS dense et macro-instruction tout en maintenant le noyau simple et licenciable.

Conclusion

Cette étude de cas démontre que les ensembles d'instructions du CDCI conservent un créneau viable et précieux dans les systèmes embarqués automobiles, en particulier dans les unités de commande du moteur où la densité de code et la capacité d'exécuter des opérations complexes en plusieurs étapes dans une seule instruction réduisent les coûts, la puissance et le temps de développement.

Néanmoins, l'écosystème automobile se déplace vers des systèmes informatiques hétérogènes et des ISA de standard ouvert comme RISC‐V. Les ingénieurs doivent évaluer le CISC non pas comme un choix par défaut, mais comme un outil ciblé pour des tâches de contrôle à haute densité, déterministe. Lorsque l'application exige une compression de code profonde et que le coût de mémoire supplémentaire l'emporte sur la pénalité en silicium du CISC, l'architecture offre encore.

La principale solution pour les architectes système est d'effectuer une analyse quantitative et disciplinée du budget de la mémoire, du temps d'exécution le plus défavorable, des contraintes de puissance et des risques liés à la chaîne d'approvisionnement avant de s'engager dans une ISA.

Pour plus de détails, voir le document officiel Renesas RH850 Automotive MCU family, qui décrit en détail les caractéristiques du CDCI utilisées dans cette étude de cas. L'article JSTOR sur le CDCI et le RISC dans les systèmes embarqués fournit un contexte sur les compromis de performance. De plus, l'introduction Arrow Electronics au RISC‐V pour l'automobile décrit comment les ISA émergents changent le paysage concurrentiel.