La stabilité des systèmes de contrôle est fondamentale pour une exploitation sûre et efficace de tout, des robots industriels aux véhicules autonomes. Deux paramètres interdépendants qui influent de façon critique sur cette stabilité sont le taux d'échantillonnage du contrôleur et le retard de calcul. Bien que souvent considérés séparément, leur effet combiné peut faire la différence entre une réponse bien endommagée et une oscillation catastrophique.

Principes fondamentaux du taux d'échantillonnage dans le contrôle numérique

Dans tout système de commande numérique, le contrôleur lit les mesures de capteur, calcule une action de commande et produit une commande à intervalles discrets. La fréquence de ces mises à jour est la fréquence d'échantillonnage , généralement exprimée en Hertz (Hz) ou en temps d'échantillonnage s (secondes par échantillon). Le taux d'échantillonnage dicte la fréquence à laquelle le contrôleur peut réagir aux changements de la variable de processus.

Le théorème de l'échantillonnage Nyquist-Shannon

Une contrainte fondamentale sur la vitesse d'échantillonnage provient du théorème d'échantillonnage Nyquist-Shannon : pour reconstruire avec précision un signal continu, la fréquence d'échantillonnage doit être au moins deux fois la plus haute composante de fréquence présente dans le signal. Dans les systèmes de contrôle, cela signifie que la vitesse d'échantillonnage doit être plus de deux fois la bande passante du système en boucle fermée.

Pour une plongée plus profonde dans le critère Nyquist, reportez-vous à l'article Wikipedia sur le théorème d'échantillonnage Nyquist-Shannon.

Retard informatique : sources et mesure

Le délai de calcul, souvent appelé latence d'entrée-sortie ou temps mort, est le temps écoulé entre le moment où une mesure de capteur est prélevée et celui où la sortie de contrôle correspondante est appliquée. Ce délai provient de plusieurs sources :

  • Délai d'acquisition et de conversion du capteur: Temps de numérisation des signaux analogiques du capteur (conversion ADC).
  • Latence de communication:[ Retards sur les bus (CAN, Ethernet, SPI) ou les liaisons sans fil.
  • Temps de calcul du processeur:[Temps d'exécution pour les algorithmes de contrôle, le filtrage et la logique.
  • Durée de conversion des sorties: Délai de réglage du temps ou des pilotes de commande numérique à analogique (DAC).

Le retard computationnel est souvent exprimé en fraction de la période d'échantillonnage Ts. Dans de nombreuses implémentations en temps réel, le retard total est supposé être une période d'échantillonnage (ou moins), mais dans la pratique il peut varier avec la charge du processeur, interrompre la manipulation et planifier les jitters.

Effet sur la marge de phase

Le retard introduit un décalage de phase proportionnel à la fréquence du signal. Pour un délai de temps simple τ, le décalage de phase à la fréquence --] est - = ----------]--[-]-[-]-[-]-[-]-[-]-[[-]-[[[]]-[[]]-[[]]-[[]]-[[]]-[]-[]]-[[]-]-[[]]-[[]-]-[]-[]-[[FLT:]-]-[]-[]-[]-[]-[[]-[

Interaction du taux d'échantillonnage et du retard sur la stabilité

L'augmentation du taux d'échantillonnage (réduction T[s) réduit généralement le délai par échantillon, mais peut augmenter la charge de calcul, ce qui peut prolonger le délai total en temps absolu. Inversement, l'abaissement du taux d'échantillonnage réduit le fardeau de calcul, mais augmente la latence entre les mesures et les mesures de contrôle, ce qui nuit à la réactivité.

Dans une perspective de contrôle du temps discret, le comportement du système est analysé à l'aide des techniques z-transform et root locus[. Les pôles de boucle fermée se déplacent avec le temps et le délai de l'échantillon. Une règle de pouce est que le délai total de boucle devrait être inférieur à environ un dixième de la constante de temps dominante pour que la stabilité soit robuste.

Compensation et filtrage des retards de phase

Les concepteurs utilisent parfois des compensations de tête de phase ou des prédicteurs Smith pour contrer les effets du retard. Cependant, ces méthodes ont des limites. Par exemple, un prédicteur Smith s'appuie sur un modèle de plante précis; les erreurs de modélisation peuvent causer l'instabilité.

Lignes directrices et compromis pratiques en matière de conception

L'optimisation du taux d'échantillonnage et du délai est un problème multi-objectifs. Le tableau suivant résume les compromis :

ParameterHigh ValueLow Value
Sample RateFaster response, better disturbance rejection, higher computational load, tighter delay budgetLower computational load, larger phase margin erosion per delay, increased quantization error
Computational DelayDegrades phase margin, limits achievable bandwidth, may require compensationBetter stability, allows higher sample rates, more expensive hardware

Sélection du taux d'échantillonnage basé sur la dynamique du système

Pour les systèmes de deuxième ordre, la fréquence d'échantillonnage doit être au moins 10 fois la fréquence naturelle non amassée. Pour les systèmes avec bruit de capteur, le suréchantillonnage et la décimation peuvent améliorer la résolution sans augmenter la fréquence d'échantillonnage de la boucle de contrôle. Les ingénieurs doivent également tenir compte de la capacité du processeur à exécuter l'algorithme de contrôle dans l'intervalle d'échantillonnage, ce qui dicte souvent la limite supérieure sur la fréquence d'échantillonnage.

Réduire au minimum le retard informatique

Pour réduire le délai :

  • Utiliser du matériel avec exécution déterministe (p. ex., des tableaux de portes programmables sur le terrain, des FPGA, ou des systèmes d'exploitation en temps réel, RTOS).
  • Optimiser le code en réduisant les opérations mathématiques (p. ex., arithmétique à point fixe, tableaux de recherche).
  • Acquisition de capteur de pipeline avec calcul si possible.
  • Choisissez des protocoles de communication avec faible latence (p. ex., QSPI au lieu de I2C).

Une ressource pratique sur l'horaire en temps réel est disponible à partir de la page du système en temps réel de OSDev.

Études de cas sur l'échec de stabilité

Robotique : Contrôle du couple à grande largeur

Dans les robots collaboratifs, les boucles de commande de couple fonctionnent souvent à 1-10 kHz. Un délai de calcul de 50 microsecondes (0,05 ms) introduit déjà un décalage de phase de 0,5° à 100 Hz, réduisant la marge de phase de plusieurs degrés. Si le processeur est surchargé et le temps de boucle varie, le jeu résultant peut causer des cycles limites ou des vibrations audibles.

Aéronautique : Actualisation du contrôle de vol

Les systèmes de contrôle de vol (vol par fil) nécessitent un timing extrêmement déterministe. Les taux d'échantillonnage de 400 à 800 Hz sont courants, et le délai total de boucle doit être inférieur à 2 à 3 millisecondes. Un retard d'un milliseconde supplémentaire en raison d'un bus lent ou d'une charge CPU lourde a conduit à des oscillations induites par le pilote (PIO) dans certains prototypes d'aéronefs.

Pour plus de détails sur les marges de stabilité de la commande de vol, voir NASA Technical Reports Server: Manipulation Qualities and Stability Margins.

Considérations avancées : Taux d'échantillonnage variables et systèmes à taux multiples

Certains contrôleurs modernes utilisent des taux d'échantillonnage variables pour adapter la charge du processeur, mais cela introduit une imprévisibilité. Les systèmes à taux multiples utilisent des taux d'échantillonnage différents pour différentes boucles de contrôle (par exemple, boucle de courant intérieur rapide, boucle de position extérieure plus lente).

La jachère et son effet sur la stabilité

Les systèmes d'exploitation en temps réel avec programmation préventive peuvent réduire les jitters, mais l'attribution de priorités et la manipulation des interruptions sont critiques. Pour les systèmes en temps réel difficiles, l'utilisation d'un minuteur matériel pour déclencher l'échantillonnage élimine les jitters logiciels.

Conclusion

Le taux d'échantillonnage et le délai de calcul du contrôleur sont deux leviers que les ingénieurs doivent équilibrer pour obtenir un contrôle stable et performant. Un taux d'échantillonnage plus élevé améliore la réactivité mais resserre le budget de retard et augmente la demande de calcul. L'excès de retard érode la marge de phase, pouvant conduire à des oscillations ou à une instabilité. En comprenant le critère Nyquist, la mécanique de la marge de phase et les contraintes pratiques du matériel et des logiciels, les concepteurs peuvent sélectionner les taux d'échantillonnage appropriés, minimiser le retard par une mise en œuvre minutieuse et valider la stabilité à l'aide de simulations et d'expériences.

Pour ceux qui cherchent un traitement plus mathématique, la IEEE Control Systems Society publie des documents sur les systèmes de retard à temps discret; un exemple est "L'analyse de stabilité des systèmes de contrôle de données échantillonnés avec retard d'entrée".