L'évolution des architectures de front RF

La partie avant de la radiofréquence (RF) est depuis longtemps le goulot d'étranglement des performances du système sans fil. Les conceptions traditionnelles séparent chaque fonction – filtration, amplification, mélange et conversion – en composants distincts et discrets. Cette segmentation force les compromis entre la figure sonore, la linéarité et la consommation d'énergie, tout en exigeant une mise en page rigoureuse et un ajustement serré des impédances pour minimiser les effets parasitaires.

L'intégration de fonctions multiples sur une seule matrice de silicium ou dans un seul paquet est devenue un impératif. Les approches Système sur puce (SoC) et Système en emballage (SiP) combinent maintenant des amplificateurs à faible bruit (LNA), des convertisseurs à basse tension, des étapes de gain variable et des convertisseurs analogiques à numérique (ADC) sur un seul substrat. Cette intégration réduit l'empreinte physique de plus de 50% par rapport aux implémentations discrètes tout en réduisant les pertes inter-étapes et en améliorant les performances sonores.

Le rôle critique des CAA intégrés dans les fronts RF modernes

Les architectures d'échantillonnage RF direct éliminent la nécessité de plusieurs phases de décompression analogique, réduisant ainsi le nombre de composants et la complexité de l'oscillateur local (LO). Par exemple, une station de base 5G peut échantillonner un transporteur de 3,6 GHz directement en utilisant un DCA 12 bits fonctionnant à 4,5 GS/s, contournant la chaîne traditionnelle de superhétérodyne à deux étages. Cette simplification réduit le bruit de phase, réduit les problèmes de rejet d'image et permet une formation entièrement numérique du faisceau avec contrôle de la phase et de l'amplitude de l'élément.

Les interfaces de données à haute vitesse et à haute résolution sont les pivots.LPDDR5 prennent désormais en charge les taux de transfert de 24 Gbps par voie, permettant aux données brutes échantillonnées de passer vers les FPGA ou les processeurs numériques sans goulots d'étranglement. Les ADC modernes atteignent un nombre effectif de bits (ENOB) supérieur à 11 bits à 3 GS/s, fournissant la plage dynamique nécessaire pour détecter les signaux faibles adjacents à des interférateurs puissants.

Paramètres clés ADC pour 5G et au-delà

  • La largeur de bande:[ La largeur de bande d'entrée doit dépasser 10 GHz pour supporter les supports sous--6 GHz et mmLargeur sans dégradation du signal.
  • La plage dynamique: La plage dynamique sans épuration (SFDR) supérieure à 80 dBc empêche la distorsion de l'intermodulation de désensibilisation du récepteur.
  • Efficacité de puissance:[ La figure du mérite (FoM) inférieure à 10 fJ/étape de conversion est nécessaire pour les tableaux MIMO massifs avec des centaines d'éléments.
  • Latence: Latence de conversion inférieure à 10 ns supporte des applications à faible latence telles que la conduite autonome et le contrôle industriel.

Défis de l'intégration et stratégies d'atténuation

Malgré la promesse, la cointégration de blocs analogiques RF à haute performance présente de formidables défis. La gestion thermique est primordiale : un convertisseur de faisceau de 64 canaux en mm de largeur consomme 1 W par élément produit 64 W de chaleur dans un module compact. Des interposeurs en silicone avec canaux microfluidiques intégrés ou des matériaux d'interface thermique avancés (IMT) sont déployés pour maintenir la température de jonction en dessous de 125°C. Des plaques froides refroidies à l'eau, communes dans les conceptions de datacenters, apparaissent maintenant dans les enceintes extérieures des stations de base.

Linéarité et couplage sonore[ sont également critiques. Les circuits numériques qui changent à des débits de gigahertz injectent du bruit de commutation dans des sources analogiques sensibles à travers le substrat. L'isolement profond des tranchées, les anneaux de protection et les domaines de puissance séparés avec régulateurs à faible écoulement (LDO) réduisent cette situation.

Clock jitter dégrade directement le SNR aux hautes fréquences porteuses. Pour un transporteur de 5 GHz, 100 femtosecondes de RMS jitter limite le SNR à environ 55 dB. Les boucles intégrées à verrouillage par phase (PLL) avec architecture fractionnaire-N et VCO ultra-faible, fonctionnant souvent à partir d'une référence externe de 10 MHz, atteignent maintenant le jitter en dessous de 50 fs dans 28 nm CMOS. Les circuits de nettoyage d'horloge externe utilisant des filtres à ondes acoustiques de surface (SAW) sont encore courants pour les applications de communication par satellite les plus exigeantes.

Techniques d'étalonnage avancées

Les variations de fabrication et la dérive de température peuvent causer des erreurs de gain, des erreurs de compensation et des non-linéarités qui dégradent les performances de l'ADC. Les algorithmes d'étalonnage numériques fonctionnant sur un microcontrôleur intégré règlent en permanence les tensions de référence, les décalages de temps et l'impédance d'entrée de l'ADC. L'étalonnage adaptatif à l'aveugle à l'aide d'une estimation du bruit de fond peut corriger les erreurs d'interlaquage sans interrompre le chemin de signalisation.

Technologies et matériaux émergents

Les processus BiCMOS en silicone germanium (SiGe) offrent un bon point pour les extrémités avant RF intégrées, fournissant des transistors bipolaires hétérojonctifs (HBT) avec fT dépassant 300 GHz aux côtés de CMOS pour le contrôle numérique. SiGe obtient une linéarité supérieure et un bruit plus faible que les CMOS purs au prix d'une plus grande densité de puissance. Le nitrite de gallue (GaN) sur substrats en silicium est de plus en plus utilisé pour les phases d'amplificateurs avant l'ADC, manipulant jusqu'à 50 W de sortie tout en maintenant l'efficacité de drainage au-dessus de 65 % à des fréquences de Wave.

La photonique de silicium[ émerge pour la communication entre puces plutôt que la conversion directe de données. Les modulateurs optiques à grande vitesse et les photodétecteurs intégrés sur un substrat de silicium peuvent transférer des données ADC à 100 Gbps par voie, réduisant ainsi les pertes d'interconnexion électrique et permettant une parallélisation massive.En 2024, Intel a démontré un lien optique qui a réduit la puissance par bit à 1 pJ, dix fois plus bas que les meilleures solutions électriques.

L'intégration hétérogénique[ utilisant des emballages avancés (3D empilés IC, interposeurs et matrices embarquées) permet de combiner les meilleures technologies de procédé pour chaque bloc : GaN pour PA, SiGe pour LNA et mixeur, et CMOS avancé pour ADC et logique numérique.Cette approche s'accélère avec l'adoption d'emballages à haut niveau de gaufrage (FOWLP) par Qualcomm dans leurs modules frontaux RF 5G, réduisant l'épaisseur du module à moins de 0,8 mm pour l'intégration des smartphones.

Avantages pour le système de la 5G et au-delà

L'intégration de CDA haute performance avec les extrémités avant RF permet de MIMO massif avec 64 ou 128 éléments d'antenne dans un seul panneau de station de base. Chaque élément peut être numérisé indépendamment, permettant la formation de faisceau numérique pour créer plusieurs faisceaux simultanés qui servent différents utilisateurs. Ce multiplexage spatial multiplie la capacité cellulaire par 4x à 8x par rapport à la formation de faisceau analogique. La latence de la conversion en mise à jour de coefficient de faisceau tombe sous 1 microseconde, supportant le suivi de faisceau fermé pour les utilisateurs de haute mobilité.

Pour les scénarios d'agrégation de transporteurs, un module RF-ADC intégré unique peut numériser jusqu'à huit transporteurs de composants répartis simultanément entre les bandes de sous- GHz et mmWave. Les convertisseurs numériques avancés (DDC) au sein de l'ADC fournissent un filtrage flexible des canaux et une traduction de fréquences, éliminant ainsi les convertisseurs analogiques multiples.

Orientations futures : Au-delà de 5G en 6G

En regardant vers le 6G, qui devrait fonctionner dans la gamme de fréquences de sous-THz (100–300 GHz), les défis deviennent plus prononcés. Les taux d'échantillonnage des ADC devront dépasser 100 GS/s avec une résolution d'au moins 8 bits pour capturer la bande passante instantanée multi-GHz. Les ADC utilisant des centaines de sous-ADC avec calibrage ont démontré que 64 GS/s dans des prototypes de recherche, mais la consommation d'énergie reste supérieure à 5 W par convertisseur – inacceptable pour l'équipement utilisateur. Les architectures ADC[ assistées par photonique qui utilisent l'échantillonnage optique pour réduire les jitters et étendre la bande passante pourraient briser la barrière de puissance, convertissant les impulsions optiques directement en mots numériques par un éventail de comparateurs.

Les extrémités frontales RF reconfigurables utilisant des passifs thoniers (matériaux ferroélectriques, commutateurs MEMS) et un calibrage défini par logiciel permettront à une plate-forme matérielle unique de supporter les bandes 4G, 5G, Wi-Fi 7 et 6G futures sans jeux de puces siloées.

La confluence des processus avancés de silicium, de l'emballage et de l'étalonnage par l'IA est à l'origine d'un changement de paradigme dans la conception de front-end RF.Les CDA intégrés ne sont plus une réflexion, mais l'élément central qui permet les réseaux d'antennes numériques et les bandes passantes extrêmes des réseaux sans fil de demain. Comme Ericsson le note dans leur papier blanc 6G, le passage à une interface d'antenne entièrement numérique avec convertisseurs intégrés devrait être une caractéristique déterminante de l'interface air de prochaine génération.