Dans la poursuite incessante de la latence inférieure pour les réseaux haute fréquence, y compris 5G, 6G et au-delà, chaque microseconde compte. Bien que beaucoup d'attention se concentre sur l'accès radio et le traitement du réseau central, la couche de transport optique abrite souvent des retards cachés. Le récepteur optique, qui convertit la lumière en signaux électriques, est un nœud critique où les choix de conception peuvent ajouter ou soustraire des microsecondes du retard de bout en bout. Comprendre ces nuances de conception est essentiel pour les ingénieurs qui cherchent à raser la latence sans sacrifier la sensibilité ou la bande passante.

Le rôle critique des récepteurs optiques dans les réseaux sensibles aux latences

Les réseaux à haute fréquence dépendent de la fibre optique pour les liaisons backhaul, fronthaul et datacenter. Le récepteur optique est situé au point de départ de chaque liaison fibre, chargé de la photodétection et de la récupération du signal. Sa vitesse et sa précision déterminent directement la rapidité avec laquelle un paquet peut être extrait du domaine optique. Même quelques nanosecondes de retard supplémentaire du récepteur peuvent s'accumuler sur des dizaines de liaisons, poussant la latence totale de bout en bout au-dessus des exigences d'application – en particulier pour les services en temps réel comme la conduite autonome, la chirurgie à distance ou l'automatisation industrielle.

Au-delà de la vitesse de conversion brute, la conception du récepteur affecte la capacité de maintenir des taux d'erreur de bits bas sous des taux de données élevés. Toute retransmission causée par des erreurs ajoute une latence catastrophique. Par conséquent, l'optimisation du récepteur doit équilibrer la vitesse de conversion, les performances sonores et la consommation d'énergie.

Facteurs de conception influant sur la latence du système

Temps de réponse du photodétecteur

Le photodétecteur, typiquement une diode PIN ou une photodiode d'avalanche (APD), est le premier contributeur de latence. Son temps de réponse est régi par deux phénomènes : le temps de transit et la constante du temps RC. Le temps de transit est l'intervalle nécessaire pour que les porteurs de photo-générés dérivent dans la région de déplétion; il dicte la limite de vitesse intrinsèque du matériau.

Un photodétecteur avec une bande passante de 30 GHz peut théoriquement supporter 50 Gbaud signaling, mais toute induction d'impédance ou parasite peut introduire un écoulement de retard de groupe, ajoutant une distorsion de phase qui se manifeste par la latence. Les modèles de photodétecteur modernes utilisent waveguide-coupled[ ou evanescently couplé[ structures pour obtenir une bande passante élevée avec une faible capacité. Par exemple, les photodétecteurs basés sur InP peuvent obtenir des bandes passantes supérieures à 100 GHz, en maintenant le retard de photodétection en dessous de 5 ps. Toutefois, ces vitesses nécessitent un emballage prudent pour éviter l'inductance de fil de liaison qui peut augmenter le temps de décantation.

Les photodiodes d'avalanche offrent une sensibilité plus élevée, mais introduisent un bruit de multiplication et un temps supplémentaire de accumulation de support pendant le processus d'avalanche. Cette accumulation d'avalanches peut ajouter des dizaines de picosecondes de retard, qui, lorsqu'elles sont multipliées à plusieurs étapes, deviennent non négligeables.

Récupération électronique de l'avant et de l'horloge

Après la photodétection, le faible photocourant doit être amplifié et numérisé. L'amplificateur de transimpédance (TIA) est la première étape active. Sa conception influence fortement la latence : un TIA avec un produit à bande passante à haut gain peut se régler plus rapidement, mais tout pic ou dépassement de sa réponse de fréquence ajoute une variation de retard de groupe.

Les circuits de récupération d'horloge et de données (CDR) sont souvent la plus grande source de latence du récepteur. Un CDR utilise généralement une boucle verrouillée par phase (PLL) qui se verrouille sur les bords de données entrants. La bande passante du filtre de boucle détermine la rapidité avec laquelle le PLL peut suivre les jitters, mais il introduit également un retard de phase proportionnel à la constante de temps du filtre. Les boucles à faible bande permettent d'ajouter des dizaines de nanosecondes de latence en raison du temps de réglage requis pour acquérir le verrouillage.

Pour les récepteurs cohérents, le processeur de signal numérique (DSP) ajoute le plus de latence – souvent plusieurs centaines de nanosecondes à plusieurs microsecondes. Un multiplexage dense de division de longueur d'onde (DWDM) cohérent utilisant la double polarisation 64-QAM peut nécessiter des centaines de robinets pour compenser la dispersion chromatique, chaque robinet ajoutant un retard de pipeline. Pour lutter contre cela, ]filtres en phase minimale et traitement en phase de veille[ peuvent réduire la la latence DSP, mais le compromis est une complexité matérielle accrue.

Correction d'erreur de péréquation et de report

Dans les réseaux à haute fréquence, les distorsions de signal dues à la dispersion chromatique (CD), à la dispersion du mode de polarisation (PMD) et aux limites de bande passante doivent être égalisées. Un égaliseur de flux standard (FFE) avec des touches K introduit un délai égal à (K - 1)/2 périodes de symbole. Pour un système de 50 Goaud et 31 touches, cela équivaut à 300 ps par égaliseur.

Une FEC à décision dure typique (p. ex. RS(544,514)) ajoute une latence de plusieurs dizaines de microsecondes en raison du décodeur, du traitement itératif et de la profondeur tampon. La FEC à décision douce, utilisée dans des systèmes cohérents, peut dépasser 10 μs. Pour minimiser le retard de la FEC, les concepteurs de réseaux emploient des codes FEC à faible latence, tels que des codes d'escalier ou des codes de produits avec une profondeur interleveur réduite. Certaines applications, comme les liaisons intra-centre de données, peuvent renoncer à la FEC, en se fondant sur le rapport signal/bruit élevé (SNR) des liaisons à courte portée pour obtenir un fonctionnement sans erreur sans pénalité de la latence.

Impact de l'architecture du récepteur sur la latence

Le choix entre détection directe et détection cohérente a un impact sur la latence. La détection directe (aussi appelée modulation d'intensité IM/DD/détection directe) est fondamentalement plus simple : la photodiode détecte directement l'intensité du signal optique, ne nécessitant qu'un circuit TIA et une récupération d'horloge. L'absence d'oscillateur local (LO) et de récupération complexe de phase/fréquence signifie que toute la chaîne récepteur peut être mise en œuvre avec des composants analogiques et un DSP minimal. Cette architecture réalise généralement une latence de bout en bout inférieure à 100 ns, ce qui la rend idéale pour les liaisons à courte portée (=10 km) en liaison frontale ou intra-rack 5G.

La détection cohérente, par contre, utilise une LO pour mélanger le signal entrant, en récupérant à la fois l'information d'amplitude et de phase. Cela permet une efficacité spectrale plus élevée et une portée plus longue, mais force le récepteur à effectuer une estimation massive DSP-décompressive de fréquence, récupération de phase porteuse, péréquation CD et compensation PMD. Les récepteurs cohérents de pointe utilisant des ASIC de 7 nm peuvent avoir des latences DSP de 200 à 400 ns par étape, s'accumulant à 1 à 2 μs pour une liaison complète.

Les récepteurs à lite-cohérent sont un compromis émergent. Ils appliquent un sous-ensemble du DSP complet (p. ex., seulement la compensation de dispersion chromatique et la récupération de support de base) et utilisent des formats de modulation plus simples comme DP-QPSK. En réduisant le nombre de robinets et en sautant la FEC, ces récepteurs peuvent couper la latence à quelques centaines de nanosecondes tout en conservant des avantages cohérents pour des distances plus longues.

Photonique intégrée et co-emballage

Les récepteurs photoniques intégrés, tels que les circuits photoniques (SiPh) ou les circuits intégrés photoniques (PIC) de phosphure d'indium (InP), éliminent nombre de ces parasites en intégrant monolithiquement le photodétecteur, le modulateur, et même le TIA sur une seule puce. La longueur d'interconnexion réduite raccourcit le retard de propagation électrique et améliore l'intégrité du signal.

L'optique co-emballée, où le moteur optique est placé directement à côté de l'interrupteur ASIC, réduit encore la latence en éliminant les traces de circuit imprimé qui relient le récepteur au SerDes. Des entreprises comme IEEE 802.3 Au-delà de 10 km et l'OIF (Optical Internetworking Forum)[ sont des normes de conduite pour les optiques co-emballées qui promettent de couper la latence d'interface par centaines de picosecondes par liaison.

Stratégies pour réduire au minimum la latence dans la conception de récepteurs optiques

Les ingénieurs peuvent appliquer plusieurs techniques concrètes pour réduire la latence des récepteurs sans compromettre d'autres mesures de performance. Ci-dessous est un résumé des stratégies éprouvées, groupé par domaine de conception.

Optimisations de niveau de composante

  • Sélectionner les photodétecteurs avec le temps de transit le plus rapide pour le taux de données cible. Les détecteurs uniphotoniques (p. ex. UTC-PD) présentent des temps de transit très bas (sous-picoseconde) et sont idéaux pour les systèmes de > 100 Gbaud.
  • Minimisez la capacité d'entrée de l'IAT[ en utilisant des transistors bipolaires hétérojonctifs (HBT) avec fT et fmax élevés. Un AIT avec une bande passante 3-dB 70% de la vitesse baud peut fournir un tassement suffisant sans dépassement.
  • Utilisez des amplificateurs limiteurs avec variation de retard de groupe bas.Évitez les conceptions multi-étapes à moins d'être absolument nécessaire; chaque étape ajoute environ 10 à 20 ps de retard.
  • Intégrer le CDR dans l'égaliseur de flux avant pour éliminer le temps d'acquisition de PLL. Les récepteurs à mode de burst pour les applications très sensibles à la latence peuvent utiliser une architecture -never-take-lock--- qui rejette les premiers bits mais qui atteint un temps de verrouillage proche de zéro.

Choix d'architecture et de système

  • Détection directe de la préférence sur une détection cohérente pour les liaisons où l'efficacité spectrale n'est pas le facteur limite. Dans le fronthaul 5G à portée de 10 km, IM/DD reste le champion à faible latence.
  • Employer un minimum de FEC et choisir des codes à faible latence tels que des codes d'escalier avec des longueurs courtes de blocs (p. ex. 64×64). Le tissu du centre de données Apple M1 utilise un FEC à faible latence propriétaire qui n'ajoute que 50 ns.
  • Réduire la complexité du DSP[ en utilisant des égaliseurs adaptatifs qui éteignent dynamiquement les robinets pour les canaux à faible dispersion.
  • Utilisez le booster optique de préampli (p. ex., amplificateur de fibre dopée à erbium) au récepteur pour améliorer le SNR, permettant ainsi des formats de modulation plus simples et moins de phases DSP.

Améliorations de l'emballage et de l'interconnexion

  • Adopte la liaison flip-chip pour le photodétecteur à la puce TIA, réduisant l'inductance de fil de liaison à moins de 50 pH. Cela améliore la bande passante de >30% par rapport à la liaison de fil.
  • Mise en œuvre vias (TSV) dans la PIC pour amener des signaux verticalement sur le colis, réduisant la longueur des traces et le délai.
  • Utiliser des substrats RF à faible perte (p. ex. Rogers 4003) pour le module récepteur afin de minimiser la perte diélectrique qui peut ralentir les bords du signal et augmenter la latence efficace due à l'ISI.

Ces stratégies ne s'excluent pas mutuellement; un récepteur bien optimisé en combine souvent plusieurs. Par exemple, un module cohérent de 400 ZR ciblant une faible latence peut utiliser un UTC-PD, un PIC SiPh avec TSV, un CDR avec une architecture de flux avant, et un escalier léger FEC. La latence résultant peut être inférieure à 500 ns, en concurrence avec de nombreuses liaisons de détection directe.

Tendances futures : Architectures des récepteurs ultra-faible latence

Les chercheurs explorent plusieurs pistes prometteuses. La détection au niveau des photons en utilisant des diodes d'avalanche à photons uniques (SPAD) peut théoriquement atteindre zéro temps mort, mais le jeu de SPAD actuel (>100 ps) limite l'utilisation pratique. ]Les photodétecteurs de cavité résonante[ avec des couches d'absorption extrêmement fines peuvent réduire le temps de transit à des sous-0,5 ps, tandis que les photodétecteurs plasmoniques promettent une opération à des vitesses supérieures à 500 GHz par injection d'électrons chauds.

Sur le côté électronique, égalisation analogique[ combinée avec traitement du signal tout-optique peut éliminer entièrement DSP. Par exemple, en utilisant le mélange à quatre ondes ou la modulation en phase croisée dans des fibres optiques non linéaires pour effectuer une compensation de dispersion avant que la photodétection ne puisse éviter la latence induite par DSP. La communauté photonique micro-ondes intégrée développe activement des filtres sur puce qui peuvent égaliser et récupérer optiquement le timing, avec un retard total inférieur à 10 ps.

L'adoption croissante de commutation de circuit optique[ dans les réseaux de datacenters haute fréquence impose également de nouvelles exigences à la latence du récepteur. Ici, le récepteur doit rapidement verrouiller sur une explosion de données provenant d'une source différente sans longue séquence de préambule ou d'entraînement. Les récepteurs à mode de bourrage avec contrôle automatique rapide du gain (AGC) et l'acquisition rapide de CDR sont standardisés par le UIT-T G.698.2 et le OIF=S FlexEthernet. Ces récepteurs peuvent obtenir un verrouillage en moins de 10 ns, permettant une latence de commutation par longueur d'onde inférieure à 1 μs pour la couche optique.

Conclusion

La conception d'un récepteur optique est un déterminant principal de la latence du système dans les réseaux haute fréquence. Du temps de transit du photodétecteur au pipeline DSP, chaque composant ajoute un retard fractionnaire qui doit être soigneusement géré. En choisissant les matériaux photodétecteurs appropriés, en optimisant le front électronique, en choisissant la bonne architecture (détection directe par rapport à cohérente) et en utilisant une péréquation à faible latence et la FEC, les ingénieurs peuvent obtenir une latence optique de bout en bout dans les dizaines de nanosecondes à des microsecondes faibles.