Logique programmable dans l'ère 5G

La course mondiale pour déployer des réseaux 5G omniprésents et performants a transformé les fondations de silicium qui alimentent les stations de base, les centres de données et les nœuds de bord. Bien que l'attention du public soit centrée sur les modems des smartphones et les enchères de spectre de porte-avions, les ingénieurs du réseau reconnaissent que le traitement physique des couches et la manipulation des paquets à l'intérieur du réseau d'accès radio (RAN) exigent une combinaison unique d'ultra-faible latence, de parallélisme massif et de la capacité d'adaptation à des normes en évolution.

Les opérateurs qui font avancer les déploiements de 5G Standalone (SA) et explorent les avancées de 5G, les exigences sur le traitement de bande de base augmentent de façon exponentielle. L'agrégation des transporteurs sur plusieurs bandes, les configurations MIMO à ordre supérieur et les budgets de latence plus stricts pour les applications industrielles URLLC exigent du matériel qui peut être optimisé sur le terrain. Les FPGA offrent exactement cette capacité. Ils permettent aux opérateurs de déployer aujourd'hui l'infrastructure en ayant confiance que les améliorations de demain peuvent être intégrées sans mise à niveau des chariots élévateurs. Cette flexibilité opérationnelle se traduit directement par des économies de capital et une accélération du délai de mise en marché pour de nouveaux services.

Comprendre l'architecture de l'APGP

Un FPGA est un circuit intégré comprenant un ensemble de blocs logiques configurables, des tranches de bloc RAM, de traitement numérique du signal (DSP) et des interconnexions programmables. Les utilisateurs définissent le circuit matériel en utilisant un langage de description matérielle tel que VHDL ou Verilog, et le bitstream de configuration chargé dans le périphérique définit le comportement de chaque table de recherche, flip-flop et chemin de routage. Ceci diffère fondamentalement d'un microprocesseur qui exécute les instructions de façon séquentielle.

Les appareils modernes d'AMD (Xilinx) et d'Intel (anciennement Altera) ont évolué bien au-delà de la simple logique de colle. Ils intègrent des transceivers multi-gigabits durcis, des interfaces PCIe Gen5 ou CXL, et des moteurs AI dédiés. Cette approche de calcul hétérogène permet à une seule puce de gérer des tâches aussi diverses que la formation massive de faisceaux MIMO, le décodage LDPC et la sécurité réseau en ligne sans processeurs externes. Dans un contexte d'infrastructure 5G, le déterminisme matériel fourni par le tissu FPGA assure des exigences de chronométrage strictes pour l'alignement des cadres radio avec une précision de microsecondes – quelque chose de extrêmement difficile pour les CPU à usage général seulement.

Pourquoi 5G a besoin de plus que le silicone traditionnel

La promesse de 5G – enrichie mobile à large bande (eMBB), Ultra-Reliable Low-Latency Communications (URLLC) et massive Machine Type Communications (mMTC) – impose des exigences contradictoires au réseau. Une station de base unique peut devoir traiter 100 MHz de bande passante de porteuse avec modulation 256-QAM tout en mettant fin simultanément à des milliers de sessions IoT et en livrant des latences sous-usagers-plans de 1 ms pour le contrôle industriel.

Les FPGA occupent un endroit unique, offrant la capacité de mise à jour du datapath matériel tout en fournissant une efficacité de puissance et un débit approchant les niveaux ASIC. Ce modèle de calcul polyvalent en fait la pierre angulaire de nombreux déploiements initiaux 5G. L'analyse de rentabilisation de l'adoption de FPGA dans l'infrastructure 5G dépend du coût total de possession. Bien qu'un ASIC puisse offrir un coût unitaire moindre à des volumes extrêmes, les coûts d'ingénierie non récurrents, les longs cycles de développement et l'inflexibilité face à l'évolution des normes rendent les FPGA plus attrayants pour les étapes précoces à intermédiaires du déploiement 5G. Alors que 3GPP continue à affiner les spécifications de couches physiques par le biais de la version 18 et au-delà, la capacité de mettre à jour le matériel déployé devient de plus en plus précieuse.

Plongez profondément dans les rôles de l'AGPF dans le RAN

MIMO massif et traitement des faisceaux

Les matrices précodantes de chaque sous-porteur en temps réel comportent des multiplications et des décompositions de matrices complexes. Les FPGA excellent dans ce domaine parce qu'ils déroulent ces calculs spatialement dans le tissu, traitant simultanément des dizaines de flux de données sur chaque cycle d'horloge. L'intégration serrée de blocs DSP durcis et d'interfaces JESD204B/C à haute vitesse aux convertisseurs de données permet à la FPGA d'effectuer des calculs de faisceaux numériques en formage exactement comme le demande la radio-onde, sans programmer des logiciels.

Ce parallélisme au niveau du matériel permet aux opérateurs de diriger dynamiquement les faisceaux vers les utilisateurs, améliorant ainsi le débit de la périphérie cellulaire et l'efficacité spectrale. Des essais sur le terrain ont démontré que le faisceau accéléré FPGA améliore le débit médian de 30 à 40 % dans des environnements urbains denses par rapport aux stratégies de faisceautage sous-optimal.

Correction d'erreur de renvoi (FEC) Décharge

5G introduit des codes de vérification de la parité de faible densité (LDPC) pour les canaux de données et des codes Polar pour les canaux de contrôle. Décoder ces codes à des taux de données multi-Gbps est extrêmement exigeant. Un FPGA peut être configuré avec une architecture de décodeur très parallélisée qui implémente directement en logique des algorithmes de propagation de croyances, fournissant un débit déterministe qu'un fil logiciel sur un noyau CPU ne peut pas correspondre. L'approche de décodage en couches se fait naturellement sur le tissu FPGA, où plusieurs unités de traitement de nœuds de contrôle et de nœuds variables fonctionnent en parallèle sur différentes couches de la matrice de contrôle de parité.

En dédouanant le décodeur de code Polar pour les canaux de contrôle, en utilisant des algorithmes de liste d'annulation successifs, la consommation d'énergie globale de l'unité de bande de base diminue considérablement tout en garantissant le budget de la latence. La capacité de découplage du processus de décodage et d'effectuer simultanément plusieurs recherches de chemin fait de FPGA la plate-forme préférée pour le décodage de canal de contrôle 5G dans les déploiements de production. Cette capacité double-codec assure que les avions de données et de contrôle reçoivent une accélération au niveau matériel.

Adaptation de l'interface de fronthaul et routage eCPRI

L'interface entre l'unité radio (RU) et l'unité distribuée (DU), normalisée comme interface radio publique commune améliorée (eCPRI), nécessite une connectivité série à grande vitesse et un chronométrage précis des paquets. Les FPGA avec des émetteurs SerDes à 25 Gbps ou 50 Gbps peuvent mettre fin à plusieurs liaisons eCPRI, extraire des échantillons de QI et les diriger vers la chaîne de traitement appropriée à faible PHY. La nature programmable permet aux opérateurs d'implémenter une logique de traitement des paquets personnalisée qui filtre, agrége et priorise le trafic eCPRI en fonction des exigences de qualité de service (QoS).

Comme les FPGA sont reprogrammables, les opérateurs réseau peuvent changer d'options de fractionnement frontaul (comme la division 7.2x ou la division 8) sans remplacer le matériel, en conciliant la diversité du portefeuille de fournisseurs radio dans un écosystème Open RAN. Cette flexibilité est inestimable dans les déploiements multivendor où différentes unités radio peuvent utiliser différentes options de fractionnement.

Aide à l'établissement de calendriers MAC en temps réel

Les implémentations de logiciels purs peuvent introduire la variabilité en raison de la programmation du système d'exploitation, des pannes de cache et d'autres comportements non déterministes. Un accélérateur de matériel basé sur FPGA peut pré-calculer les allocations de candidats, les valider en fonction des contraintes QoS, et présenter une liste prioritaire au logiciel MAC, réduisant considérablement le temps de boucle de programmation. Cette co-conception matériel/logiciel est essentielle pour répondre aux budgets de temps serrés de la nouvelle radio 5G, en particulier dans les modèles TDD avec des formats de fente dynamiques.

L'accélérateur d'assistance au programmeur met en place des algorithmes proportionnels de programmation équitable dans le matériel, calculant la mesure pour chaque utilisateur dans tous les blocs de ressources en parallèle. Le tissu FPGA évalue des milliers de combinaisons de blocs de ressources utilisateur dans une seule durée de fente, présentant les meilleurs candidats au programmeur logiciel pour la validation finale. Cela réduit la latence de décision de planification de centaines de microsecondes à moins de dix microsecondes, libérant les cycles CPU pour le traitement de protocole de couche supérieure et les services à valeur ajoutée. L'accélérateur peut également ajuster dynamiquement les facteurs de pondération basés sur les rapports d'état tampon, assurant une répartition équitable des ressources entre différents types de trafic.

Les FPGA dans le réseau 5G Core et Edge

Dans le réseau central 5G, les nœuds User Plane Function (UPF) doivent effectuer la classification des paquets, l'encapsulation et la décapsulation GTP-U et l'application de QoS à des taux allant jusqu'à plusieurs centaines de Gbps. Bien que les UPF basés sur des logiciels basés sur DPDK puissent s'étendre, un SmartNIC basé sur FPGA peut gérer l'ensemble du chemin de données du plan utilisateur dans le matériel, libérant les processeurs du serveur pour la signalisation plan de contrôle et les services à valeur ajoutée.

Au bord mobile (MEC), les accélérateurs FPGA permettent des applications à forte intensité de calcul – analyse vidéo en temps réel, rendu de réalité augmentée ou vision industrielle de la machine – pour fonctionner avec une latence extrêmement faible. Une carte FPGA placée dans un serveur 5G peut effectuer une inférence de détection d'objets au noeud de bord, empêchant les flux vidéo bruts de traverser le réseau de back-haul. Ce modèle de calcul distribué est central pour les cas d'utilisation URLLC.

Rencontres RAN ouvertes et demandes de virtualisation

Une plateforme basée sur FPGA permet aux opérateurs de prototyper et de déployer rapidement de nouveaux contrôleurs intelligents RAN (RIC) xApps et algorithmes de couches physiques sans attendre un spin ASIC personnalisé. La couche d'accélération abstraite (AAL) définie dans les spécifications O-RAN trouve un partenaire d'implémentation naturel dans les FPGA, qui peut exposer une variété d'accélérateurs matériels à travers des API standard. Cette programmation est essentielle pour briser le verrouillage des fournisseurs et favoriser l'innovation sur la couche physique.

Au lieu de faire fonctionner tous les traitements de la couche 1 5G sur des processeurs à usage général, un DU cloud-natif peut orchestrer les accélérateurs FPGA comme un réservoir de ressources dynamique, mis à l'échelle en fonction de la charge cellulaire. Cette élasticité, associée au débit déterministe de la FPGA, facilite beaucoup la gestion des fluctuations de trafic dans les déploiements urbains denses. Le travail de l'O-RAN Alliance sur l'abstraction de l'accélération a produit une interface normalisée qui permet aux accélérateurs FPGA d'être intégrés dans les piles logicielles de stations de base virtuelles de plusieurs fournisseurs, réduisant ainsi la complexité d'intégration.

Comparaison des FPGA, des ASIC et des GPU en 5G

Il est instructif de comparer les options clés en silicium pour une unité de base 5G. Les ASIC offrent la puissance la plus faible et le débit le plus élevé pour des fonctions fixes et bien définies. Cependant, leurs coûts d'ingénierie non récurrents peuvent dépasser 50 millions de dollars, et un bug matériel ou un changement de normes tardif peut retarder un produit d'un an ou plus. Les GPU offrent d'excellentes performances en point flottant et un écosystème CUDA mature, mais ils présentent une puissance de ralentie supérieure, une latence plus élevée en raison des frais généraux de lancement du noyau, et sont généralement moins convaincants pour les tâches de manipulation de bits fixes comme le brouillage ou le calcul CRC qui dominent la couche physique.

Les FPGA offrent un terrain intermédiaire : l'efficacité énergétique approche des ASIC pour de nombreuses charges de travail parallélisées, le déterminisme matériel complet et la reprogrammabilité sur le terrain. Ainsi, les cartes d'accélérateur VDU de fournisseurs comme Lattice Semiconductor[ et les cartes d'accélérateur Telco développées par Intel en font un exemple pratique. Ces produits combinent le tissu FPGA avec des processeurs intégrés et des moteurs cryptons durcis, offrant une solution prête pour le problème de décharge L1. Dans les déploiements de volume, le coût total de possession du traitement en bande de base FPGA peut être de 20 à 30 % inférieur aux approches CPU seulement lorsqu'il s'agit de prendre en compte les économies de puissance, la réduction du nombre de serveurs et les cycles de vie plus longs des équipements.

Efficacité énergétique et considérations thermiques

Les nouvelles familles FPGA construites sur des nœuds de processus de 7nm et 6nm ont amélioré considérablement l'équation performance-par-watt. En intégrant des blocs IP spécialisés et durcis pour des fonctions comme FFT, IFFT, estimation de canal et péréquation, les fabricants de dispositifs ont minimisé l'utilisation de logique générique pour les datapaths les plus chauds. Un FPGA moderne de 7nm peut fournir jusqu'à 2x la performance par watt par rapport à son prédécesseur de 16nm.

Combinés à une échelle de tension adaptative et à une reconfiguration partielle dynamique, qui permet de décompresser complètement les blocs inutilisés, les FPGA modernes peuvent fonctionner dans le strict budget thermique 150–300W d'un site radio typique, même en période de pointe. La reconfiguration partielle dynamique est particulièrement utile dans les stations de base 5G où la charge de trafic varie considérablement. Pendant les périodes de faible circulation, les chaînes de traitement inutilisées peuvent être réduites et le tissu FPGA réutilisé pour d'autres tâches, telles que la surveillance du réseau ou la numérisation de sécurité.

Sécurité et confiance dans la bande de base

With growing concerns about network security, the FPGA offers a unique advantage: its configuration bitstream can be encrypted and authenticated, preventing unauthorized modification of the baseband hardware. This hardware root of trust is essential for protecting the radio from tampering and for securing secure boot processes in Open RAN equipment. Modern FPGAs support AES-256 bitstream encryption and SHA-3 authentication, ensuring that only authorized configuration data can be loaded into the device. This protects against physical attacks where an adversary might attempt to load a malicious bitstream that could intercept or manipulate radio traffic.

Le même FPGA peut également être chargé d'accélérateurs cryptographiques en ligne qui chiffrent et décryptent le plan utilisateur 5G au taux de ligne, déchargeant ces tâches du processeur. Parce que les algorithmes de sécurité peuvent être mis à jour sur le terrain, le réseau reste résistant aux menaces en évolution – une capacité qu'un ASIC rigide ne peut offrir. Le FPGA peut mettre en œuvre la suite complète des protocoles de sécurité 5G, y compris la protection de l'intégrité du NAS, le chiffrement RRC et le chiffrement du plan utilisateur, tous dans le matériel.

Amélioration du champ et gestion du cycle de vie

Un réseau 5G n'est pas une entité statique. Les modèles d'agrégation des transporteurs, les nouvelles bandes de fréquences comme mmWave et les fonctionnalités telles que l'intégration de réseaux non terrestres (NTN) seront introduits progressivement. Un réseau construit sur du matériel basé sur FPGA peut absorber ces changements par une mise à jour logicielle à distance qui reconfigure plus que le simple code du processeur – il peut modifier le pipeline d'accélérateur de matériel.

Si l'on combine ces deux systèmes avec des plateformes de gestion centralisées O-RAN, un opérateur peut déployer un nouvel algorithme de partage à faible PHY sur des milliers de sites cellulaires en quelques heures, sans un seul roulis de camion. La gestion du cycle de vie des stations de base basées sur FPGA consiste généralement à stocker plusieurs images bitstream en mémoire flash, permettant de revenir à une configuration connue en cas de défaillance d'une mise à jour. Ce mécanisme de mise à jour robuste, associé à la capacité de valider de nouvelles configurations dans un environnement de laboratoire avant le déploiement, donne confiance aux opérateurs dans la fiabilité de l'infrastructure basée sur FPGA. L'expérience sur le terrain a montré que les stations de base basées sur FPGA peuvent être mises à niveau pour soutenir les nouvelles versions 3GPP dans les semaines suivant la finalisation des spécifications, comparativement aux mois ou aux années pour les solutions de rechange basées sur ASIC.

Complexité de conception et atténuation

Les outils de synthèse de haut niveau (HLS) des principaux fournisseurs permettent de compiler directement le code C et C++ dans la logique de FPGA, ce qui a permis d'abaisser sensiblement la barrière pour les équipes logicielles. HLS permet de décrire les algorithmes à un niveau d'abstraction plus élevé, avec l'outil traitant les détails de la pipeline, de la parallélisation et de la cartographie de la mémoire. Pour le développement de la bande de base 5G, HLS s'est révélé particulièrement efficace pour les algorithmes de traitement de signaux exprimés en boucles imbriquées fonctionnant sur des données de streaming.

De plus, les bibliothèques IP spécifiques au 5G avec des cœurs prévalus pour le décodage LDPC, le décodage Polar, le traitement DFT-spread OFDM et le traitement PRACH permettent aux architectes de systèmes d'assembler un pipeline de bande de base en utilisant des intégrateurs IP de glisser-déposer. L'écosystème des piles vDU préintégrées conformes à O-RAN fonctionnant sur les SOC FPGA – comme Zynq Ultrascale+ RBSoC – réduit encore le risque de développement et le délai de mise en marché. Ces conceptions de référence comprennent généralement la chaîne à faible PHY, l'interface eCPRI et l'interface de planification MAC, ce qui permet aux intégrateurs de système de se concentrer sur la personnalisation et l'optimisation.

Cas industriel en bref : RFSoC et traitement direct des RF

L'une des innovations les plus transformatrices de la FPGA pour la 5G est l'intégration de convertisseurs RF analogiques à numériques (ADC) et de convertisseurs digital-analogiques (DAC) directement sur la matrice FPGA. Les appareils RBSoC d'AMD éliminent le besoin de convertisseurs de données externes, de puissance, de coût et de complexité des cartes de coupure. Cela permet une approche radio définie par logiciel où la FPGA échantillonne directement le signal RF à l'antenne, effectue la conversion numérique descendante et présente des échantillons IQ de bande de base à la chaîne de traitement de couches physiques.

Cette architecture de FR direct est accélérant le déploiement de l'infrastructure mobile sur les bandes de sous--7 GHz et mmWave. Un appareil RFSoC typique intègre jusqu'à 16 canaux ADC et 16 canaux DAC fonctionnant à des taux d'échantillonnage multi-GHz, avec un tissu FPGA contenant des millions de cellules logiques et des milliers de tranches DSP. Cela réduit le nombre de composants pour une radio MIMO massive 64T64R de dizaines de puces discrètes à une poignée de dispositifs RFSoC, simplifiant la conception des panneaux, améliorant la fiabilité et réduisant les coûts de fabrication.

La route à l'horizon : AI et accélération intelligente

En attendant l'amélioration des 5G et de 6G, l'apprentissage automatique viendra compléter de plus en plus le traitement traditionnel des signaux. L'estimation des canaux, la gestion des faisceaux et l'annulation des interférences sont autant de candidats pour les algorithmes basés sur l'IA. Les FPGA sont bien placés pour mettre en œuvre ces algorithmes comme accélérateurs configurables et à faible latence.

La reconfiguration matérielle signifie que, à mesure que les modèles d'IA s'améliorent au fil du temps, l'accélérateur peut être entièrement réutilisé sans échange de cartes, assurant ainsi que l'infrastructure actuelle puisse évoluer vers le réseau cognitif de demain.Dans le délai avancé de 5G, les stations de base basées sur FPGA affecteront dynamiquement les ressources textiles entre le traitement traditionnel des signaux et l'accélération de l'IA en fonction des conditions de trafic et de la qualité des canaux.

Conclusion

La FPGA est apparue comme un élément fondamental du développement de l'infrastructure 5G, non pas parce qu'elle est l'option la moins chère par unité, mais parce qu'elle résout les problèmes multiformes de vitesse, de latence, de flexibilité et de cadence d'innovation que le silicium à fonction fixe ne peut pas. De l'unité radio au centre de données de bord, la logique programmable permet le traitement parallèle, l'accélération adaptative et la mise à niveau de terrain que l'ère 5G exige. L'évolution de la technologie FPGA – de la logique de colle simple à des systèmes intégrés sur puce avec échantillonnage RF direct, moteurs AI durcis et dispositifs de sécurité avancés – réduit l'évolution des réseaux 5G eux-mêmes.

Alors que l'industrie embrasse le réseau ouvert RAN, le calcul de bord et l'optimisation de réseau axée sur l'IA, le rôle du FPGA ne fera qu'approfondir — en le transformant d'un accélérateur utile en un catalyseur central du réseau programmable défini par logiciel de l'avenir. Les investissements réalisés aujourd'hui dans l'infrastructure 5G basée sur le FPGA paieront des dividendes pour les années à venir, car les mêmes plates-formes matérielles s'adaptent pour soutenir 5G-Avancé, 6G, et au-delà.