La marche acharnée de la fabrication de semi-conducteurs a longtemps été la pierre angulaire du progrès informatique, et pour les microprocesseurs de l'ensemble d'instructions complexes (ICSC), peu de développements ont été aussi transformatifs que la réduction des nœuds de processus. Ce processus – la réduction systématique des dimensions des transistors mesurée en nanomètres (nm) – régit directement la vitesse, l'efficacité de la puissance et la complexité fonctionnelle des puces comme celles basées sur l'architecture x86.

Compréhension des amortisseurs de nœuds

Les rétrécissements de nœuds de processus se rapportent à la réduction itérative des dimensions critiques à l'intérieur d'un transistor, principalement la longueur de la porte, mais aussi l'espacement entre les transistors et les couches d'interconnexion. Historiquement, les noms de nœuds (p. ex., 10μm, 1μm, 180nm, 14nm) ont servi à mesurer de façon approximative la plus petite taille de caractéristiques, bien que les conventions modernes de désignation soient devenues moins précises, reflétant souvent des améliorations générationnelles plutôt que des dimensions littérales.

Pour les microprocesseurs du CDCI, qui dépendent de grands ensembles d'instructions complexes et d'une forte dose de microcodes, les rétrécissements de nœuds de processus ont été particulièrement conséquents. L'architecture x86 – la famille dominante du CDCI d'Intel et d'AMD – a évolué à travers de nombreuses transitions de nœuds, de la série Pentium III à la série Ryzen 7040 de 180nm. Chaque rétrécissement a permis aux ingénieurs de charger plus d'unités fonctionnelles, de caches plus grands et de fonctionnalités avancées comme l'exécution hors-commande et le multithreadage simultané sur une seule matrice.

L'architecture du CDCI et ses exigences uniques

Les microprocesseurs du CDCI sont définis par leurs riches ensembles d'instructions, qui permettent une seule instruction pour effectuer plusieurs opérations de bas niveau, comme le chargement des données, l'exécution d'une opération arithmétique et le stockage du résultat. Cette philosophie de conception réduit le nombre d'instructions par programme, mais augmente la complexité de l'unité de contrôle et du chemin de données du processeur.

Cette complexité inhérente rend les conceptions du CDCI particulièrement sensibles aux rétrécissements de nœuds de processus. Un noeud plus petit fournit le budget du transistor nécessaire pour mettre en œuvre des fonctionnalités comme exécution hors ordre, renommage d'enregistrement[, et exécution spéléo, qui sont tous essentiels pour la performance moderne x86. Sans gains de densité, les processeurs historiques du CDCI auraient atteint un plafond de performance bien plus tôt. De plus, les contraintes de puissance des nœuds de rétrécissement ont forcé les architectes à repenser la façon dont les instructions sont traitées, conduisant à des innovations comme la performance de puissance[ et la tension dynamique et l'échelle de fréquence[ qui sont maintenant standard dans chaque puce du CDCI.

Comment les assèchements de nœuds stimulent les performances du CDCI

L'élévation de performance des rétrécissements de nœud se manifeste dans trois domaines primaires : la fréquence de l'horloge, l'efficacité énergétique et la capacité d'intégrer des blocs plus fonctionnels.

Gains de fréquence de l'horloge

Les transistors plus petits présentent une capacité de porte inférieure et des longueurs de canal plus courtes, ce qui leur permet de s'activer et de s'éteindre plus rapidement. Avec un réglage prudent, cela se traduit directement en vitesses d'horloge plus élevées. Par exemple, la transition Intel=1 de 65nm (Conroe, ~2,93 GHz) à 45nm (Penryn, ~3,16 GHz) a donné des bosses de fréquence modestes, mais le déplacement vers 32nm (Sandy Bridge) a permis de voir les pièces de bureau atteindre 3,8 GHz ou plus. Plus tard, la réduction à 14nm (Skylake) a poussé les fréquences au-delà de 5 GHz dans des conditions de boost.

Efficacité énergétique et gestion thermique

La consommation d'énergie dynamique dans un circuit CMOS est proportionnelle à la capacité × tension2 × fréquence. Comme les nœuds se rétrécissent, la capacité (en raison de la largeur de la porte plus petite) et la tension de fonctionnement peuvent être réduites, ce qui entraîne des baisses spectaculaires de puissance par transistor. Par exemple, le déplacement d'Intel 14nm à 10nm processus permis pour une réduction d'environ 40 % de la puissance active à la même fréquence.

Le courant de fuite devient plus problématique aux noeuds plus petits, mais des techniques avancées comme les portes métalliques à haute k (introduites à 45nm) et les transistors FinFET (à 22nm) ont atténué cette situation. Les FinFET, avec leur structure de canal tridimensionnel, assurent une meilleure régulation électrostatique, réduisant les fuites hors état et permettant des tensions de seuil plus faibles.

Budget de transistor pour les caractéristiques complexes

Ce bonus de transistor - a permis aux concepteurs du CISC d'ajouter des fonctionnalités sophistiquées qui améliorent directement les performances de l'instruction par cycle (IPC). Envisagez l'inclusion de caches plus larges L2 et L3 – un agrafe de processeurs x86 modernes. Un cache de 4 Mo L3 dans une puce quad-core de 45 nm grandit à 16 Mo ou plus sur un design de 7 nm, réduisant de façon spectaculaire la latence de la mémoire. De même, la tête de transistor supporte des unités d'exécution plus larges (p. ex., décodeurs à huit numéros, unités SIMD multiples), des tampons de réordre plus profonds et des prédicteurs de branches plus robustes.

En divisant une grande matrice monolithique en petites copeaux fabriqués sur différents nœuds, les concepteurs peuvent optimiser les coûts et les rendements tout en bénéficiant de la technologie de procédé avancée pour les noyaux de calcul. Cette approche serait impossible sans les interconnections denses et les techniques d'emballage à bande large que les nœuds avancés permettent.

Le mur de chaleur et de puissance

Alors que les rétrécissements de nœuds procurent des gains de performance indéniables, ils présentent aussi de profonds défis, dont la paroi thermique et électrique. Alors que les transistors se rétrécissent, la densité de puissance (watts par millimètre carré) peut en fait augmenter, surtout lorsque les fréquences de fonctionnement grimpent. C'est parce que le courant de fuite – la petite quantité de courant qui coule même lorsqu'un transistor est éteint – ne s'élargit pas linéairement avec la taille des nœuds.

Le silicium noir[ est apparu comme un moyen de contourner : des parties de la puce sont délibérément laissées sous-horaires ou alimentées lorsqu'elles ne sont pas utilisées pour rester dans les limites de la puissance thermique de conception (TDP). Par exemple, les processeurs modernes multi-core du CDCI emploient souvent des algorithmes -turbo boost-dex qui survolent temporairement quelques cœurs pendant le stationnement d'autres. Bien que les rétrécissements de nœuds fournissent l'efficacité sous-jacente pour permettre une telle gestion de puissance, ils exacerbent également le défi en rendant plus difficile de maintenir tous les transistors pleinement actifs simultanément.

Une autre préoccupation thermique est la formation de points chauds . Parce que les microprocesseurs du CISC contiennent des blocs fonctionnels disparates — le contrôleur de mémoire, les unités vectorielles, le tissu d'interconnexion — certaines zones peuvent devenir beaucoup plus chaudes que d'autres. Les nœuds avancés offrent une puissance de ginginging plus fine, mais la compacité des puces modernes rend la propagation de la chaleur plus difficile.

Industrie manufacturière et obstacles économiques

La transition vers des nœuds de processus toujours plus petits n'est pas seulement un défi technique, c'est un défi économique. La fabrication de wafers de 7nm ou 5nm nécessite une lithographie ultraviolet (EUV) des steppers qui coûtent plus de 150 millions de dollars chacun. Le coût total de la construction d'un fab ultramoderne dépasse maintenant 15 milliards de dollars, somme que seule une poignée d'entreprises (TSMC, Samsung, Intel) peuvent se permettre. Ces coûts finissent par se réduire au prix des microprocesseurs du CDCI, limitant potentiellement le marché des puces les plus rapides aux charges de travail élevées telles que les centres de données, la formation en intelligence artificielle et les ordinateurs portables de première qualité.

Le rendement — le pourcentage de matrices fonctionnelles par wafer — est également plus faible lorsque les nœuds se rétrécissent. Les transistors plus petits sont plus sensibles aux défauts aléatoires à l'échelle atomique, tels que les variations de processus [ (p. ex., les erreurs de tension de seuil) et . À 7nm et moins, même un seul atome manquant dans un transistor clé peut rendre un noyau entier défectueux.

Pour les architectures du CISC, qui utilisent souvent de grandes matrices monolithiques (p. ex., processeurs de serveur phare Intel), les rendements sont particulièrement douloureux. L'approche de la pucette AMD® atténue cette situation en utilisant des matrices plus petites qui donnent mieux, puis les cousant ensemble via une connexion à large bande. Cette stratégie a permis à AMD d'offrir des processeurs concurrents du CISC sur des nœuds avancés de 5nm/6nm sans supporter le risque de coût total d'une matrice unique massive. Il reste à voir si Intel=s retourner à une conception de type pucelet avec son architecture Meteor Lake permettra de faciliter les défis de fabrication.

Orientations futures : Au-delà de 3nm

La transition du nœud actuel de 3nm (TSMC N3, Intel 3) à 2nm et 1nm nécessite des changements fondamentaux dans la technologie des transistors. Le candidat le plus prometteur est le Gate-All-Around Field-Effect Transistor (GAAFET), qui remplace la nageoire FinFET par des nanofils ou des nanofeuilles empilés verticalement. Les GAAFET offrent un contrôle électrostatique supérieur, permettant une réduction supplémentaire de la tension sans accroître les fuites. Samsung a déjà introduit GAAFET dans son processus de 3nm, et TSMC et Intel prévoient de l'adopter à 2nm.

Pour les processeurs du CDCI, cela signifie la possibilité de noyau encore plus dense, de puissance plus faible et de fréquences plus élevées, mais l'ère des gains de 10 %+ de la CIB à partir de rétrécissements de nœuds seuls peut se terminer. Au contraire, les architectes devront tirer parti du budget des transistors pour les accélérateurs spécialisés, tels que les moteurs de matrices d'IA, les unités de cryptographie et les contrôleurs de mémoire avancés. Intels a récemment inclus AMX (Avancé Matrix Extensions) dans ses puces de serveur est un exemple précoce de cette tendance.

Une autre frontière est 3D empilage[, où les matrices de calcul et les matrices de cache sont empilées verticalement en utilisant des vias de silice (TSV). Cela permet aux concepteurs d'augmenter efficacement la densité des transistors sans rétrécir le nœud lui-même – un contournement qui pourrait prolonger Moores Law pendant une autre décennie.

Cependant, ces techniques avancées présentent leurs propres défis : le refroidissement des matrices empilées, la gestion de la distribution d'électricité par plusieurs couches et la garantie de la fiabilité à long terme.Les effets quantiques, tels que tunneling[ à travers les barrières nanométriques, deviendront de plus en plus problématiques, limitant potentiellement les réductions de longueur de porte sous 1nm. Les chercheurs explorent des matériaux au-delà du silicium, tels que graphène et dischalcogénides métalliques de transition[, mais ces derniers demeurent des années à partir du déploiement commercial dans les microprocesseurs du CIST.

Conclusion

Les rétrécissements de nœuds de processus ont été le moteur des gains de performance extraordinaires des microprocesseurs du CVIC au cours des cinq dernières décennies. De l'augmentation des fréquences de l'horloge et de la consommation d'énergie à la fourniture du budget des transistors pour les moteurs d'exécution complexes hors-commande et les caches massives, chaque nouveau noeud a repoussé les limites de ce que les puces x86 peuvent réaliser.

Pour les architectures du CDCI, l'avenir ne se résume pas aux petits transistors, mais à ceux plus intelligents, intégrant des accélérateurs spécialisés, tirant parti du cumul 3D et embrassant des conceptions hétérogènes qui mélangent performance et efficacité sur différents nœuds. Le passage de FinFET à GAAFET et potentiellement à des nanofeuilles ou nanotubes de carbone apportera une autre vague d'améliorations, mais celles-ci seront plus progressives que les révolutions du passé.