L'impératif de l'expansion de l'ADC dans la prochaine génération sans fil

Les systèmes sans fil modernes, de la nouvelle radio 5G (NR) à la vision émergente 6G, reposent sur une étape fondamentale de conversion : traduire les signaux analogiques à large bande (RF) dans le domaine numérique du traitement des bandes de base. Les convertisseurs analogiques à numérique (CAD) sont au cœur de chaque chaîne de récepteurs et leur performance dicte directement des taux de données réalisables, des budgets de liaison et une efficacité du système. Alors que l'industrie pousse vers un débit multigigabits, une latence extrêmement faible et une connectivité massive, les demandes imposées aux CAD se sont intensifiées de façon spectaculaire. Contrairement aux générations cellulaires antérieures, où les canaux relativement étroits (20 MHz pour 4G) étaient la norme, la 5G introduit des bandes passantes jusqu'à 400 MHz par transporteur de composants, l'agrégation des transporteurs poussant la bande passante instantanée totale à un gigahertz ou plus.

Les fabricants et les groupes de recherche explorent de nouvelles architectures, des nœuds de processus avancés et des techniques d'étalonnage au niveau du système pour franchir ces barrières. Cet article examine les principaux défis que pose l'échelle des CDA pour la 5G et au-delà, qui englobe la sélection de l'architecture, les contraintes technologiques liées aux processus, les obstacles à l'intégration et les perspectives pour les futurs récepteurs sans fil.

Considérations fondamentales relatives à l'architecture de la CDA pour les services sans fil à haute vitesse

Taux d'échantillonnage par rapport aux compromis de résolution

Pour une station de base 5G qui manipule un transporteur de 400 MHz, un taux d'échantillonnage minimal de 800 MSPS est requis, mais les systèmes du monde réel doivent être suréchantillonnés pour faciliter le filtrage analogique et améliorer le rapport signal-bruit (SNR), ce qui pousse les taux dans la région du SPGS. Des taux d'échantillonnage plus élevés réduisent le temps disponible pour le processus de conversion interne. Dans un registre d'approximation successifs (SAR) ADC, par exemple, chaque décision de bit doit se terminer dans un cycle d'horloge unique; à mesure que la période d'horloge se rétrécit, le temps de décantation du convertisseur numérique-analogique capacitif devient un goulot d'étranglement.

La résolution, mesurée en nombre effectif de bits (ENOB), est inversement liée au taux d'échantillonnage pour un budget de puissance donné.Cette relation est saisie par la figure du mérite de Walden (FoM = puissance / (2 × bande passante × 2ENOB), qui a été relativement constante au cours de décennies de portée CMOS. Atteindre 10 bits ENOB à 10 SPGS consomme environ 100 mW dans des conceptions de pointe; réduire la puissance de moitié tout en maintenant la même ENOB nécessite soit une innovation en architecture, soit une amélioration des processus.

Mesure de la dissipation de puissance et de l'efficacité

Dans les récepteurs MIMO massifs, qui sont la pierre angulaire des stations de base 5G et 6G, des dizaines ou des centaines d'éléments d'antennes nécessitent chacun une chaîne ADC dédiée. Si chaque ADC consomme des centaines de milliwatts, le budget de puissance total devient prohibitif pour les équipements installés sur des tours ou dans de petites cellules. Les ingénieurs recherchent donc la puissance la plus faible possible par étape de conversion, poussant le FoM Walden en dessous de 1 fJ/étape de conversion.

Linéarité et plage dynamique libre d'opacité

Au-delà du SNR brut, les récepteurs sans fil doivent gérer de grands signaux de blocage qui sont des ordres de grandeur plus forts que le canal désiré. Un combiné 5G peut rencontrer un bloqueur à seulement 20 MHz de distance qui est plus fort que le signal désiré. Les non-linéarités ADC génèrent des produits d'intermodulation qui peuvent tomber à l'intérieur du bandeau, augmentant le plancher sonore et la sensibilité dégradante.

Défis dans les nouveaux systèmes radio (NR) et mmWave 5G

Bande passante et agrégation des canaux

5G NR définit les largeurs de bande de 100 MHz dans les bandes de sous‐6 GHz et de 400 MHz dans les bandes d'ondes millimétriques (mmWave). Avec l'agrégation des transporteurs, un récepteur peut devoir traiter simultanément plusieurs transporteurs de composants, ce qui entraîne une bande passante instantanée supérieure à 1 GHz. Cela force l'ADC à échantillonner à des vitesses supérieures à 2 SPGS. À de telles vitesses, l'avant-plan analogique (filtre, amplificateur à gain variable) doit fournir un anti-aliasing suffisant, ce qui est difficile parce que la bande de transition du filtre devient extrêmement étroite par rapport au taux d'échantillonnage.

Gamme dynamique et signaux de blocage

En mmLes bandes de Wave, la perte de trajectoire est élevée, de sorte que les récepteurs doivent faire face aux grandes variations de résistance du signal reçu. Un appareil mobile proche d'une station de base peut voir un signal fort, tandis qu'un utilisateur éloigné éprouve un signal faible. L'ADC doit avoir une portée dynamique suffisante pour recevoir le signal le plus fort sans coupure, tout en résolvant le signal le plus faible (qui peut être enterré dans le bruit de quantification). L'ENOB requis peut être estimé à partir du budget de liaison système : un récepteur 5G typique peut avoir besoin de 9 à 10 bits de résolution.

CTA et calibrage intercalés

La méthode la plus courante pour atteindre les taux du SPGS tout en maintenant une résolution modérée est l'intervalle temps-temps : une banque de CDA plus lentes fonctionne en parallèle sur des échantillons interlevés. La vitesse d'échantillonnage efficace est multipliée par M, tandis que chaque sous-CDA fonctionne à une fraction du taux d'horloge complète. Cependant, l'interleaving introduit des erreurs d'ajustement en décalage, gain et chronométrage entre les canaux. Les erreurs de réglage et de gain produisent des tons fallacieux à plusieurs du taux d'échantillonnage sous-CDA, tandis que le décalage temps (cous entre les instantanés d'échantillonnage) crée une distorsion dépendante du signal qui est difficile à calibrer.

Au-delà de la 5G: 6G, Sub-Terahertz et Térahertz Communication

Bandes de sous-THz et traitement par ultra-bande

Pour utiliser cette bande passante, les CDA doivent échantillonner à des taux dépassant 100 SPGS – un domaine actuellement limité aux oscilloscopes numériques et aux prototypes de recherche uniques en leur genre. À ces vitesses, les composants électroniques conventionnels deviennent peu pratiques en raison des limites de temps de transit des transistors. Les CDA assistés par photonique et les récepteurs analogiques hybrides numériques sont en cours d'exploration, mais l'intégration du système demeure immature.

Exigences de résolution pour le MIMO massif et le baming

Le MIMO massif avec des centaines d'éléments d'antenne permet le multiplexage spatial et la formation de faisceaux. Dans un récepteur de faisceaux entièrement numérique, chaque antenne a son propre ADC. La consommation totale de puissance s'échelle linéairement avec le nombre d'antennes, de sorte que les ADC ultra-faible puissance sont essentiels. De plus, l'exigence de résolution est plus souple que celle d'un récepteur à antenne unique car la formation de faisceaux procure un gain de réseau : un ADC 6 bits peut suffire pour un tableau 256 éléments, grâce à l'ajout cohérent de signaux.

Contraintes de latence

Les applications 6G comme Internet tactile et la conduite autonome nécessitent des latences de bout en bout inférieures à 1 ms. Le temps de conversion des CDA contribue directement au retard de la chaîne de traitement. Les CDA pipelines introduisent intrinsèquement une latence à plusieurs cycles, tandis que les CDA SAR ont une latence inférieure mais une vitesse limitée. Pour les CDA ultra-faible, les CDA flash (qui effectuent la conversion en un cycle d'horloge unique) sont attrayants, mais ils sont faibles en puissance et limités à 6 à 8 bits à haute vitesse.

Architectures avancées de CDA pour les futurs sans fil

Registre d'approximation successives pipelined (Pipeline-SAR) Hybrides

Pour combiner la vitesse élevée des convertisseurs pipeliniers avec la faible puissance et la taille compacte des SAR, les conceptions modernes utilisent une approche hybride : un flash de première étape ou un SAR grossier résout quelques bits, puis un DAC multiplicateur soustrait le résidu pour une conversion fine par une deuxième étape SAR. Cette architecture réduit le nombre de comparateurs par rapport à un flash complet, tout en maintenant un débit élevé. Des publications récentes montrent 10 bits ENOB à 10 SPGS avec une puissance inférieure à 50 mW dans le CMOS FinFET 14 nm. Une nouvelle échelle à 20 à 30 SPGS est attendue à l'aide de nœuds avancés et d'amplificateurs améliorés de résidus.

Modulateurs Delta-Sigma en continu (CT‐Δ-)

Les CDA CT‐Δ accumulent une haute résolution (12 à 16 bits) sur des largeurs de bande de dizaines à des centaines de mégahertz par suréchantillonnage et par étalonnage sonore. Ils sont attrayants pour les récepteurs qui nécessitent une grande portée dynamique en présence de bloqueurs, car le filtre à boucle peut fournir une anti-aliasing et une linéarité inhérentes. Cependant, les modulateurs traditionnels CT‐Δ Δ , qui ont besoin d'intégrateurs à haute vitesse et de sensibilité aux jitters d'horloge, se heurtent à des largeurs de bande supérieures à 500 MHz, sont confrontés à de nouvelles architectures de passe-bande à temps continu et à des topologies multi-étapes de la configuration sonore (MASH), qui ont démontré que 70 dB SNR sur 1 GHz de largeur de bande sont en train de dépasser les limites.

Techniques d'étalonnage intercalaires dans le temps

Étant donné l'inévitabilité de l'intercalation du temps pour le fonctionnement multi-GSPS, beaucoup de recherches se concentrent sur l'étalonnage numérique des fonds. Les méthodes basées sur la corrélation permettent d'injecter une tonalité pilote connue et d'ajuster les gains, les décalages et les phases de canal pour minimiser les éperons. L'étalonnage aveugle à l'aide de statistiques du signal d'entrée (p. ex., minimiser la puissance des éperons d'intercalation) évite de dégrader le signal.

Innovations matérielles et de processus

Technologie de mise à niveau et de fin de l'EMFC

Les structures de la société FinFET offrent de meilleures caractéristiques analogiques que les transistors planaires, avec un bruit plus faible et une résistance de sortie plus élevée. Cependant, les performances analogiques ne s'étendent pas aussi fortement que les performances numériques, car les tensions d'alimentation se rétrécissent, réduisant la salle de tête pour les phases de code en cascade dans les CDA. Les concepteurs doivent utiliser des techniques de circuits avancées comme les amplificateurs à base d'onduleurs et les retours dynamiques en mode commun pour fonctionner dans les approvisionnements sous‐1 V. Malgré ces défis, les CDA à haute vitesse restent convaincants et la plupart des CDA commerciaux utilisent des nœuds de la société FinFET.

Matériaux émergents : GaN, SiGe et InP

Pour les vitesses extrêmes exigées par les ADC térahertz (100+ SPGS), les semi-conducteurs composés comme le phosphure d'indium (InP) et le germanium de silicium (SiGe) offrent des fréquences de mobilité et de transition plus élevées (ft > 300 GHz). Les transistors bipolaires (HBT) d'hétérojonction en P ont démontré des ADC avec une résolution 8 bits à 100 SPGS, mais au prix d'une densité d'intégration plus faible et à un coût plus élevé.

Intégration 3D et conditionnement avancé

Le positionnement de plusieurs matrices à travers des vias de silice (TSV) permet de placer l'ADC physiquement à proximité du réseau d'antennes, réduisant ainsi l'inductance parasitaire et la perte de signal. Le pas de micro-bump de 20 μm ou moins permet de raccorder les circuits denses et à haute bande. Les solutions de système en paquets (SiP) qui intègrent l'ADC avec l'étalonnage numérique, la mémoire et l'avant RF deviennent courantes.

Défis d'intégration au niveau du système

Front‐End et filtrage analogiques

Pour les récepteurs 5G à large bande, un amplificateur à gain programmable (PGA) avec une bande passante allant jusqu'à 2 GHz doit conduire l'ADC sans introduire de distorsion. Le filtre anti-aliasing (AAF) doit rejeter les bloqueurs hors bande suffisamment pour empêcher l'aliasation dans la bande de base. À mesure que les largeurs de bande augmentent, la mise en œuvre d'un filtre actif à rolloff avec un faible bruit et une linéarité élevée devient impossible; des filtres passifs (p. ex., basés sur la LC) sont utilisés mais nécessitent des inducteurs hors puce, ce qui complique les solutions à puce unique.

Rémunération numérique après traitement

Le traitement numérique des signaux (DSP) peut compenser de nombreuses déficiences de l'ADC — non-linéarité, interférence intersymbole, interférences d'échantillonnage — si les déficiences sont statiques ou varient lentement. Des tables de recherche pour la linéarisation, des égalisations adaptatives pour les erreurs dépendantes de la fréquence et des filtres Kalman pour l'estimation de l'ADC peuvent être mis en place dans le noyau numérique. Cependant, le DSP lui-même consomme de la puissance et ajoute de la la latence.

Co-conception avec le baming numérique

Dans un tableau de formage de faisceau entièrement numérique, les sorties de plusieurs CDA sont combinées avec des masses complexes pour former des faisceaux. La précision de phase et d'amplitude de chaque canal de CDA doit être étroitement contrôlée, nécessitant souvent un calibrage périodique au moyen d'une tonalité de pilote injectée au port de l'antenne. Toute inadéquation entre les CDA – qu'elle soit en décalage, gain ou moment – se traduit par des erreurs de pointage du faisceau et des lobes latéraux accrus.

Conclusion : La route à suivre pour l'expansion de l'ADC

L'expansion des CDA pour répondre aux exigences des technologies 5G et au-delà du sans-fil est un défi d'ingénierie à facettes multiples qui s'étend sur la conception de circuits, le traitement des semi-conducteurs et l'architecture de système. Les compromis fondamentaux entre la vitesse, la résolution, la puissance et la linéarité sont progressivement surmontés par des architectures innovantes telles que les hybrides de pipelines-SAR intercalés dans le temps, les modulateurs delta-sigma à temps continu et l'étalonnage numérique avancé. La technologie des processus continue de progresser avec les nœuds FinFET et les semi-conducteurs composés poussant l'enveloppe de vitesse, tandis que l'intégration 3D permet des modules récepteurs compacts et à haute performance.