L'intégration des processeurs de signal numérique (DSP) dans les conceptions de systèmes sur puces (SoC) est devenue une pierre angulaire de l'électronique moderne, alimentant tout, des smartphones et des systèmes d'assistance avancés aux conducteurs (ADAS) aux dispositifs médicaux et à l'automatisation industrielle. Bien que la promesse de combiner un noyau dédié DSP avec des processeurs à usage général, des accélérateurs et des périphériques sur une seule matrice offre des performances et une efficacité énergétique inégalées, le chemin menant à un SoC intégré DSP réussi est chargé d'obstacles techniques.

Comprendre le paysage de l'intégration DSP-SoC

Un processeur de signal numérique est conçu pour des opérations numériques à grande vitesse en temps réel, généralement des cycles à accumulation multiple (MAC), qui sont centrales au filtrage, au FFT, à la convolution et à la modulation. Lorsqu'il est placé à l'intérieur d'un système SoC, le noyau DSP doit coexister harmonieusement avec d'autres éléments de traitement tels que les processeurs série ARM Cortex-A, les noyaux GPU, les unités de traitement neuronal (NPU) et les accélérateurs de matériel personnalisés. La principale motivation de l'intégration est de décharger les tâches de signal et de haute puissance du processeur principal, ce qui réduit la latence et la consommation d'énergie.

Le rôle de l'informatique hétérogénique

Aujourd'hui, les conceptions de SoC sont hétérogènes par nature. Une architecture typique peut comprendre un cluster CPU à deux cœurs ou quad-core, un noyau DSP fonctionnant à un système d'exploitation en temps réel (RTOS) ou un code de métal nu, des accélérateurs matériels pour l'encodage/décodage vidéo, et une interconnexion programmable comme un bus AMBA ARM ou un réseau sur puce (NoC). Le DSP doit communiquer avec d'autres blocs via la mémoire partagée, les moteurs d'accès direct à la mémoire (DMA) ou des canaux point à point dédiés. L'une des premières décisions qu'un architecte de SoC doit prendre consiste à utiliser un DSP couplé avec un couple (intégré dans le cluster CPU avec une mémoire cohérente) ou un couplé à distance (connecté par un bus ou un esclave indépendant).

Principaux défis matériels dans l'intégration DSP

Les défis de niveau matériel peuvent être regroupés en plusieurs domaines : le croisement de domaines de bus et d'horloge, la conception de hiérarchie de mémoire et les contraintes physiques d'implémentation.

Architecture de bus et cohérence des données

La plupart des DSP sont conçus pour fonctionner avec des interfaces mémoire à bande large et à faible latence, souvent avec des mémoires de programmes et de données distinctes (architecture de Harvard). L'intégration d'un tel noyau dans un système de bus partagé comme AXI ou AHB peut créer des problèmes de conflit et de goulot d'étranglement. Par exemple, si le DSP effectue un flux d'opérations de filtre FIR en temps réel pendant que le CPU écrit simultanément dans un tampon partagé, les retards d'arbitrage de bus peuvent faire passer à côté des périodes d'échantillonnage. Pour atténuer cela, les concepteurs emploient souvent des canaux DMA dédiés[ qui déplacent des données sans l'intervention du CPU ou du DSP, mais cela ajoute de la complexité dans la traduction et la synchronisation des adresses.

Domaine de l'horloge et structures de remise

Les DSP fonctionnent souvent à des fréquences différentes de celles du reste de la SoC pour optimiser les performances par watt. La gestion du croisement de domaine d'horloge (CDC) entre la DSP et l'horloge du bus nécessite des synchroniseurs robustes, des FIFO ou des ponts asynchrones. Un CDC mal conçu peut conduire à la métastabilité, à la corruption de données ou à des défaillances intermittentes. De plus, l'architecture de réinitialisation doit s'assurer que le DSP est élevé dans un état connu sans interférer avec d'autres modules lors de l'initialisation.

Conception physique et aménagement du sol

D'un point de vue physique, un noyau DSP occupe une surface de dépointe importante et a souvent une disposition dense et structurée optimisée pour la vitesse. L'intégration d'un tel bloc dans un plan de plancher SoC plus grand peut perturber le routage des signaux pour d'autres blocs. Le DSP , les ports de haut niveau – interfaces de mémoire, lignes d'interruption, interfaces de déboguement – doit être adapté sans créer de congestion de routage. De plus, si le DSP est fourni comme une macro dure d'un fournisseur IP tiers, son empreinte peut ne pas correspondre à la technologie de processus cible , la bibliothèque cellulaire standard , obligeant les concepteurs à utiliser le placement ou le ré-timing personnalisé.

Gestion de l'énergie : une contrainte dominante

Les DSP sont connus pour leurs capacités de calcul de puissance-faiblesse, surtout lorsqu'ils effectuent des opérations de vecteurs ou de matrices durables. Dans un appareil alimenté par batterie, chaque milliwatt compte. L'intégration d'un DSP dans un SoC sans gestion de puissance prudente peut rapidement dépasser les budgets thermiques. Les SoC modernes utilisent plusieurs domaines de puissance et des îlots de tension. Le DSP peut être placé dans son propre domaine qui peut être arrêté (power gated) quand il n'est pas utilisé.

Problèmes de fuite et de chaleur

Les concepteurs doivent mettre en œuvre des commutateurs CMOS multi-seuils (MTCMOS) ou des biais de corps inverses pour le bloc DSP, ajoutant des couches de masque et de complexité de conception. Les points chauds thermiques peuvent également se développer si le DSP est placé près d'un bloc de même puissance comme un GPU ou un NPU. Les conceptions avancées de soC comprennent souvent des capteurs thermiques et des mécanismes de throttling dynamiques qui réduisent la vitesse de l'horloge DSP lorsque les limites de température sont dépassées – une tâche non-triviale lorsque les performances en temps réel sont essentielles.

Bande passante et contraintes de latence de la mémoire

Si le système mémoire de SoC=1 ne peut pas fournir cette bande passante, le DSP va ralentir, gaspiller les cycles. La hiérarchie de la mémoire doit être soigneusement conçue : des mémoires étroitement couplées (TCM) attachées directement au DSP offrent une latence la plus faible, mais leur taille est limitée. Les ensembles de données plus grands doivent être stockés dans la mémoire partagée du système (p. ex., cache L3 ou DRAM externe), accessibles par un cache multiniveau ou DMA. Le défi d'intégration ici est de fournir une architecture de la mémoire qui est à la fois performante et cohérente avec d'autres maîtres. Certains SoC utilisent un tissu de mémoire partagée [ qui permet au DSP et au CPU d'accéder aux mêmes banques de SRAM, mais la logique de contestation et d'arbitrage peut ajouter des centaines de nanosecondes de retard.

Échanges d'architecture de cache

Certains DSP comprennent de petits caches L1 pour les instructions et les données. Bien que les caches améliorent la latence moyenne, ils introduisent une incertitude pour les tâches en temps réel en raison des pannes de cache et des remplissages de lignes. Dans les applications critiques pour la sécurité (p. ex., les systèmes de freinage automobile), les concepteurs désactivent parfois les caches complètement ou utilisent des mécanismes de verrouillage du cache pour assurer un timing déterministe.

Barrières d'intégration des logiciels et des logiciels

Le matériel n'est que la moitié de l'histoire. Le DSP doit être programmable, et cela nécessite un écosystème logiciel robuste. Les défis dans l'intégration de logiciels se révèlent souvent plus longs que le matériel lui-même.

Compilateur et compatibilité de la chaîne d'outils

Les DSP de fournisseurs comme CEVA, Cadence/Tensilica ou Synopsys/ARC sont livrés avec leurs propres architectures de jeux d'instructions (ISA) et chaînes d'outils. La migration des algorithmes de traitement de signaux d'un DSP à point fixe vers un nouveau SoC peut nécessiter la réécriture de noyaux optimisés pour l'assemblage. Même lorsque l'utilisation de compilateurs C/C++ implique souvent des fonctions intrinsèques ou des pragmas spécifiques au fournisseur. Les équipes SoC doivent vérifier que la chaîne d'outils DSPS s'intègre parfaitement à leur environnement de développement (IDE, débogueurs, profileurs de performance).

Système d'exploitation en temps réel et développement des pilotes

Le DSP utilise généralement un code RTOS ou un code de métal nu qui doit communiquer avec le système d'exploitation principal du CPU (par exemple Linux, Android). La configuration des mécanismes de communication interprocesseur (IPC) – comme les files d'attentes de mémoire partagée, les boîtes aux lettres ou les sémaphores matériels – exige une conception prudente du pilote. Les frais généraux de la CIB doivent être minimes pour éviter de rompre les délais en temps réel.

Débogue et trace

Il est notoire que le débogage d'un système à plusieurs cœurs – chaque logiciel fonctionnant potentiellement différemment – est difficile. Les DSP ont souvent des capacités de trace limitées par rapport aux processeurs, et l'intégration d'un module de trace en temps réel (comme ETM pour ARM) dans un noyau DSP peut être coûteuse. Les concepteurs SoC doivent inclure une infrastructure de débogage comme JTAG, une sortie de fil série ou un analyseur logique intégré qui peut capturer l'état DSP sans arrêter la puce entière.

Complexité de vérification et de validation

La vérification d'un SOC intégré au DSP nécessite plus que de simplement tester le DSP isolément. Les scénarios au niveau du système – où le DSP traite des données en temps réel alors que le CPU interagit avec la mémoire et les E/S – doivent être simulés ou émulés. La simulation traditionnelle du RTL est trop lente pour exécuter des millions de cycles DSP, de sorte que les équipes de vérification dépendent de l'émulation matérielle ou du prototypage FPGA. Cependant, l'intégration d'un noyau DSP dans un prototype FPGA n'est pas triviale parce que la macro DSP ne peut pas être directement mapée aux ressources FPGA.

Co-vérification du matériel et des logiciels

La covérification du matériel/logiciel est essentielle pour attraper les bogues d'intégration tôt. De nombreuses équipes utilisent des prototypes virtuels (par exemple, basés sur Synopsys Virtualizer ou Cadence Xcelium) qui exécutent le simulateur d'instructions DSP=s en même temps que le modèle du bus SoC. Bien que cette approche accélère le développement logiciel avant le silicium, la précision du timing et de la puissance est limitée. La vérification complète de la puce avec le DSP réel RTL dans un environnement de simulation mixte est lente mais nécessaire pour l'analyse critique du chemin.

Échanges de conception et décisions architecturales

L'intégration d'un DSP est rarement un simple processus -drop-in. L'équipe de SoC doit prendre plusieurs décisions architecturales qui affectent les performances, la zone et le temps-à-marché. Par exemple, choisir entre une macro DSP dur et un noyau souple synthésisable. Les macros dures sont pré-optimisées pour un noeud de processus spécifique, offrant des performances plus élevées et une zone inférieure, mais elles limitent la portabilité. Les noyaux souples peuvent être ciblés sur différentes fonderies mais nécessitent plus d'efforts d'intégration et ne peuvent pas atteindre les mêmes vitesses d'horloge.

Exemples d'intégration du SOC du PSD dans le monde réel

Les entreprises comme Texas Instruments, NXP et Qualcomm ont maîtrisé l'intégration DSP dans leurs familles SoC. Le TI TMS320C66x multi-core DSP intègre plusieurs cœurs C66x avec mémoire partagée, EDMA et périphériques tels que SerDes et PCIe – tous sur une seule puce. Le défi clé était de maintenir la cohérence cache sur plusieurs cœurs DSP tout en permettant un accès à faible latence à la mémoire externe. Les SoCs de la série i.MX combinent les cœurs ARM Cortex-A avec un DSP Cadence Tensilica HiFi pour le traitement audio. L'intégration a nécessité une séparation minutieuse du domaine horloge pour permettre au DSP de rester actif lorsque le CPU est en sommeil profond. Ces exemples[ soulignent l'importance de la modélisation architecturale précoce et de la collaboration étroite entre les équipes matérielles et logicielles.]

Tendances futures et nouveaux défis

Les transistors FinFET et GAA ont une plus grande fuite, rendant la puissance encore plus critique. L'augmentation de l'intelligence artificielle et de l'apprentissage machine à la périphérie a conduit à l'inclusion de NPU dédiés aux côtés des DSP, créant ainsi un besoin de partitionnement efficace des tâches. Par exemple, un DSP pourrait gérer le conditionnement traditionnel des signaux (filtrage, FFT) pendant que le NPU effectue une inférence réseau neuronal. L'interconnexion doit supporter le flux de faible latence entre ces blocs, qui pourrait être réalisé avec une architecture basée sur les puces utilisant des interfaces die-to-die comme UCIe. La sécurité est une autre préoccupation croissante : les DSP gèrent souvent des données sensibles (par exemple, des enregistrements vocaux, biométrie), de sorte que la SoC doit mettre en place des environnements d'exécution sécurisés, le chiffrement de mémoire et des mécanismes d'isolement.

Conclusion

L'intégration d'un processeur DSP dans une conception SoC est un défi d'ingénierie multidimensionnel qui s'étend sur l'architecture matérielle, la gestion de l'énergie, la conception de mémoire, le développement de logiciels et la vérification du système. Bien que les avantages – performances plus élevées, latence plus faible et efficacité énergétique – soient convaincants, le chemin est empiété d'écueils qui peuvent dérailler un projet si elles ne sont pas traitées de façon proactive. En comprenant les principaux obstacles dans l'architecture des bus, le franchissement du domaine de l'horlogerie, les domaines de puissance, la maturité de la chaîne d'outils et le débogage, les équipes de conception peuvent élaborer un plan d'intégration robuste.

Ressources extérieures: