Des radars à compression d'impulsions qui guident le traitement de la bande de base dans l'infrastructure cellulaire 5G et l'extrémité frontale des oscilloscopes à large bande, ces composants doivent numériser les signaux à la fois à une vitesse extrême et précision. Même les nanovolts d'erreur à des taux d'échantillonnage dépassant un échantillon de giga par seconde peuvent corrompre les décisions du système. L'étalonnage de ces appareils n'est donc pas une étape ponctuelle en usine, mais un défi de conception continu qui s'étend sur l'architecture des circuits, le traitement des signaux numériques et la compensation environnementale.

Défis fondamentaux dans l'étalonnage ADC à grande vitesse

L'étalonnage d'un CDA à grande vitesse doit faire face à une gamme de sources d'erreurs qui deviennent plus sévères à mesure que les taux d'échantillonnage pénètrent dans le régime multi-GS/s. Ces défis peuvent être regroupés en incertitudes de calendrier, non-linéarités statiques et dynamiques, dépendances environnementales et complexités spécifiques des architectures multi-canaux modernes.

Incertitude et éveil horaire

Aux fréquences de prélèvement de plusieurs gigahertz, l'incertitude d'ouverture de l'interrupteur d'échantillonnage — communément appelé jitter — limite directement le rapport signal-bruit (SNR) réalisable. Pour une entrée sinusoïdale à une fréquence f], la dégradation SNR due à la jitter rms φj10](2π f]][J]][FLT:]].

Non-linéarités statiques (INL et DNL)

Non-linéarité intégrale (INL) et non-linéarité différentielle (DNL)[ décrivent les écarts par rapport à la courbe de transfert idéale d'un ADC. Dans les conceptions à grande vitesse — en particulier les architectures de pipeline et de flash — l'inadéquation des condensateurs et les compensations de comparateurs causent une non-linéarité intégrale qui peut atteindre plusieurs bits les moins significatifs (LSB). Les erreurs DNL, qui se manifestent par des codes manquants ou par une non-monotonicité, sont particulièrement préjudiciables dans les boucles de contrôle et les applications de mesure.

Distortions dynamiques et effets de mémoire

Au-delà des DNL/NLN statiques, les DCA à grande vitesse présentent des distorsions dépendantes du signal qui varient selon la fréquence d'entrée et le taux de glissement. Les sources courantes comprennent la limitation du taux de fuite dans les circuits de piste et de maintien, l'impédance du tampon d'entrée non linéaire et l'hystérésis résultant d'un tassement incomplet entre les conversions. Ces effets créent des distorsions harmoniques et des produits d'intermodulation qui ne sont pas saisis par une simple correction de table de recherche basée sur un essai statique de rampe.

Sensibilité environnementale

Les coefficients de température des tensions de référence sur puce, des comparateurs et des condensateurs d'échantillonnage peuvent déplacer les modèles de NIL par plusieurs BSL sur la plage de température industrielle (−40 °C à +85 °C). La chute de tension sur les réseaux de distribution de puissance entraîne des variations de gain qui modifient la gamme de grandeur. Dans de nombreux systèmes en temps réel, le recalibrage en cours de fonctionnement n'est pas possible parce que l'arrêt du chemin de signalisation est inacceptable.

Complexité des systèmes multicanaux et intercalaires

Pour obtenir des taux d'échantillonnage dépassant la capacité d'un seul noyau (p. ex., >10 GS/s), les concepteurs de systèmes utilisent souvent des CDA intercalés dans le temps : plusieurs sous-CAD échantillonnent la même entrée de façon ronde. Cette architecture introduit trois erreurs d'ajustement supplémentaires : l'inadéquation de compensation (différentes compensations de Dc par canal), l'inadéquation de gain (différentes amplitudes à grande échelle) et le décalage de temps (différents instantanés d'échantillonnage). Même un petit brochet, de l'ordre de 100 fs, produit des éperons importants dans le spectre de sortie, réduisant la plage dynamique sans anomalie (SFDR). La compensation numérique doit être assez rapide pour corriger chaque échantillon en temps réel, en utilisant des banques de filtres ou des interpolateurs polynomiaux.

Techniques et solutions d'étalonnage

L'étalonnage ADC à grande vitesse moderne utilise un mélange de traitement numérique du signal, de réglage mixte du signal et d'algorithmes adaptatifs. Les solutions vont des méthodes de premier plan qui interrompent le chemin de signal aux approches de fond qui fonctionnent invisiblement à l'utilisateur.

Étalonnage de l'avant-plan par rapport à l'arrière-plan

L'étalonnage des terrains avant est effectué pendant un mode d'étalonnage dédié, généralement au démarrage ou pendant l'essai. Un signal de référence connu (p. ex. onde sinusoïdale de précision ou multitone) est appliqué, et les erreurs ADC sont mesurées et stockées dans une table de recherche ou un ensemble de coefficients. Cette approche donne une grande précision parce que le stimulus peut être très propre et le temps de mesure est illimité. Cependant, il ne peut pas suivre les changements qui surviennent pendant le fonctionnement normal. L'étalonnage des terrains arrière, par contre, fonctionne en continu pendant que l'ADC convertit les données réelles.

Méthodes d'étalonnage numériques

Plusieurs techniques numériques de fond ont gagné en traction dans l'industrie :

  • Filtrage adaptatif des carrés moyens de moindre taille (LMS) : Un modèle de référence de l'ADC idéal est utilisé pour générer un signal d'erreur, et les coefficients d'un filtre de compensation numérique (par exemple, pour la correction du gain et du décalage) sont mis à jour itérativement.
  • Californage basé sur la correction:[ En injectant une séquence pseudo-aléatoire connue (ou en utilisant la structure de corrélation propre au signal), on peut estimer les erreurs de compensation et de gain en corrélant la sortie avec une version retardée de l'entrée. Pour les CDA intercalés dans le temps, la corrélation des sorties de canaux adjacents révèle un décalage temporel.
  • Californation à base d'histogrammes: L'histogramme de code de sortie est comparé à une distribution attendue (par exemple, uniforme pour l'entrée de la couche de scie, ou arcsine pour l'onde sinusoïdale). Les écarts indiquent des erreurs de NIL, et la table de correction est construite en comparant l'histogramme observé à l'idéal. Cette méthode fonctionne en arrière-plan si le signal d'entrée est stationnaire et a une couverture d'amplitude connue.
  • Californage de la broche de blind: Pour les ADC intercalés dans le temps, les algorithmes aveugles exploitent le fait que les éperons de mal-match apparaissent à des fréquences spécifiques (p. ex., à plusieurs de fs/M où M est le nombre de canaux). En minimisant l'énergie à ces fréquences à l'aide d'une boucle de rétroaction, les décalages de temps sont annulés sans avoir besoin d'un signal de référence.

Techniques d'étalonnage à signaux mixtes

Toutes les opérations de calibrage ne peuvent pas être effectuées uniquement dans le domaine numérique. Les techniques de signaux mixtes ajustent la façade analogique pour réduire les erreurs avant la numérisation :

  • Réseaux de condensateurs programmables:[ Dans les CAA de pipeline, la taille du condensateur d'échantillonnage peut être parée pour corriger l'inadéquation du condensateur, améliorant ainsi le DNL et l'INL à la source.
  • Référence de la puce DAC:[ Une référence de tension de précision est mise en marche pour mesurer le gain effectif de chaque étape, et le gain de résidus de l'étape est paré en conséquence.
  • Analog delay locked loops (DLLs):[ Pour le réglage de la broche d'horloge dans les CAA intercalés dans le temps, les DLL analogiques fournissent un réglage fin de la phase d'échantillonnage de l'horloge pour chaque sous-ADC. La tension de commande est mise à jour par un moteur d'étalonnage numérique basé sur des estimations de broche.

Ces corrections à signaux mixtes réduisent la charge de travail du post-traitement numérique et peuvent améliorer l'efficacité énergétique parce que l'erreur est corrigée avant que les données ne soient quantifiées.

Étalonnage adaptatif pour les changements environnementaux

Pour maintenir la précision des variations de température et d'alimentation, l'étalonnage doit être adaptatif. Une approche consiste à intégrer des capteurs de température[ sur la matrice de l'ADC et à utiliser un tableau de coefficients de température précaractérisés pour ajuster les coefficients de correction. Des méthodes plus sophistiquées permettent d'effectuer l'étalonnage continu du fond, forçant le filtre adaptatif à suivre la dérive lente.

Étalonnage des CAA intercalés dans le temps

La méthode la plus simple consiste à calculer la valeur moyenne de la sortie de chaque canal sur une longue période; la compensation de la valeur numérique est la différence par rapport à la moyenne globale. L'erreur de gain peut être estimée à partir de la variance de la sortie de chaque canal. Le défi le plus difficile est l'étalonnage du décalage horaire. La correction du décalage horaire utilise souvent un mélangeur numérique et une structure de filtre à passe basse qui détecte la dérivée de l'entrée et la corrèle avec les éperons de décalage. Une autre méthode utilise le fait que pour une entrée à bande étroite, le décalage de phase entre les canaux peut être mesuré par analyse spectrale.

Considérations pratiques de mise en œuvre

Le déploiement de l'étalonnage dans un système de production en temps réel implique des compromis en matière de frais généraux matériels, de latence et de temps d'essai.

Étalonnage en tête et latence

Chaque algorithme d'étalonnage consomme des portes logiques, de la mémoire et de la puissance. Les corrections basées sur la table de recherche pour l'INL peuvent nécessiter 2N mots de mémoire (où N est la résolution ADC) — pour un ADC de 12 bits, il s'agit de 4096 entrées, ce qui est modeste. Cependant, la correction intégrale basée sur Volterra pour les effets de mémoire peut nécessiter des centaines de multiplicateurs fonctionnant à la fréquence ADC. La latence pipeline est également une préoccupation : les filtres d'étalonnage numériques (p. ex., pour l'erreur de gain ou le décalage de temps) ajoutent inévitablement quelques cycles de retard.

Étalonnage sur le chip vs. Étalonnage hors chip

De nombreux CDA à haute vitesse intègrent la logique d'étalonnage sur la même matrice que le convertisseur. Cela réduit le nombre de broches externes et permet à l'ADC de fonctionner comme un module autonome d'auto-étalonnage. L'étalonnage sur puce utilise souvent des machines à état numérique à fils durs qui exécutent une séquence fixe, limitant la flexibilité mais garantissant un comportement déterministe. L'étalonnage hors puce, effectué dans un FPGA ou un DSP dédié, offre une plus grande programmabilité — l'algorithme d'étalonnage peut être amélioré et des techniques avancées (par exemple, l'apprentissage de la machine) peuvent être déployées. Cependant, l'étalonnage hors puce augmente la complexité du système et nécessite une interface numérique propre qui n'injecte pas de bruit dans la section analogique.

Configuration des essais et des mesures

La validation de l'efficacité de l'étalonnage ADC nécessite un environnement d'essai de haute qualité. Les générateurs de signaux doivent avoir un bruit et une distorsion de phase plus faibles que l'ADC testé; autrement, les erreurs d'étalonnage peuvent être masquées. Une configuration typique comprend une source d'horloge [ ultra-faible jitter[, une source de signal sinusoïdal [ faible bruit[ avec un filtre de passe-bande et un système d'acquisition de données haute résolution pour saisir la sortie ADC aux fins d'analyse.

Orientations futures

Alors que les taux de données continuent de grimper — les CDA atteignant 128 GS/s dans les démonstrations de recherche — les techniques d'étalonnage évoluent. Machine learning est en cours d'exploration pour la correction non linéaire, où un réseau neuronal est formé à des distorsions connues puis appliqué en temps réel à la sortie de l'ADC. Cette approche pourrait gérer des erreurs complexes et dépendantes du signal qui sont difficiles à modéliser analytiquement. L'autoétalonnage sur le terrain, où l'ADC utilise sa propre sortie numérisée pour détecter et corriger la dérive, devient standard. Les méthodologies de double numérique permettent l'étalonnage au niveau du système : toute la chaîne analogique, y compris les amplificateurs, les mélangeurs et les filtres, est modélisée et corrigée conjointement avec l'ADC, ce qui améliore la linéarité globale du système.

Conclusion

L'étalonnage des CAA à haute vitesse pour les systèmes en temps réel est un problème d'ingénierie à multiples facettes qui touche à la conception analogique, au traitement numérique des signaux et à l'architecture du système. Les défis - de la non-linéarité statique et des erreurs d'appariement entre temps - exigent une combinaison de techniques de premier plan et de fond, à la fois numériques et mixtes. L'étalonnage réussi garantit que l'ADC offre ses performances théoriques à travers les extrêmes environnementaux et tout au long de sa vie opérationnelle.

Pour plus de détails, veuillez consulter ces ressources :