Introduction : Le rôle critique des CAA à haute vitesse dans l'imagerie 3D et le lidar

Les convertisseurs analogiques à numérique à grande vitesse (ADC) constituent l'épine dorsale des systèmes modernes d'imagerie 3D et de détection et ranging de la lumière (Lidar). Ces systèmes reposent sur la conversion rapide et précise de signaux analogiques – pulsations laser réfléchies ou modèles de lumière structurés – en données numériques pouvant être traitées pour créer des cartes de profondeur précises, des nuages de points ou des modèles 3D. Sans ADC à grande vitesse, il serait impossible d'obtenir les performances en temps réel et la résolution spatiale nécessaires à des applications telles que la navigation autonome, la robotique industrielle et la surveillance de l'environnement.

Un système Lidar typique peut exiger des taux d'échantillonnage dépassant plusieurs giga-échantillons par seconde (GSPS) tout en maintenant 10 à 14 bits de résolution efficace. Cette combinaison de vitesse et de précision repousse les limites des technologies CMOS, BiCMOS et semi-conducteurs composés. Les ingénieurs font face à un ensemble complexe de compromis : des taux d'échantillonnage plus élevés augmentent la sensibilité au bruit et au bruit, tandis que les largeurs de bande plus grandes exigent une puissance et un calibrage plus sophistiqués. Cet article explore les principaux défis dans la conception de CDA à haute vitesse pour l'imagerie 3D et Lidar, les solutions innovantes qui s'attaquent à ces obstacles, et les tendances futures qui promettent de remodeler le champ.

Principaux défis dans la conception ADC à haute vitesse pour l'imagerie 3D et le lidar

Le développement de CDA qui répondent aux exigences rigoureuses de l'imagerie 3D et des systèmes Lidar implique de surmonter plusieurs obstacles fondamentaux. Voici les défis les plus critiques, chacun ayant des implications importantes pour le rendement du système.

Taux d'échantillonnage extrêmes par rapport à la résolution

Pour saisir les détails fins dans une impulsion de retour Lidar – comme le temps de montée, l'amplitude de crête et les réflexions multi-voies – le convertisseur doit échantillonner à des vitesses qui sont plusieurs fois la bande passante du signal. Pour un système Lidar en temps de vol typique avec une largeur d'impulsion de quelques nanosecondes, les taux d'échantillonnage de 1 SGPS à 10 SGPS sont courants, mais il est extrêmement difficile d'atteindre ces taux à une résolution de 12 ou 14 bits. À des vitesses élevées, l'ambiguïté de comparaison et le jeu d'ouvertures introduisent des erreurs significatives qui dégradent le rapport signal-bruit (SNR) et le nombre effectif de bits (ENOB). Chaque doublement du taux d'échantillonnage coûte généralement au moins un bit de résolution en raison du bruit thermique et de la métastabilité au stade de comparaison.

Ce défi est particulièrement aigu dans les réseaux flash Lidar et monophoton diode avalanche (SPAD), où des milliers de CDA doivent fonctionner en parallèle. Les contraintes de surface et de puissance d'un système multicanaux obligent souvent les concepteurs à choisir des résolutions inférieures (p. ex. 8 à 10 bits) ou à utiliser des techniques d'intervalle de temps, qui apportent leur propre ensemble de prescriptions d'étalonnage.

Limites de bande passante dans l'extrémité frontale analogique

Avant que l'ADC numérise le signal, l'extrémité frontale analogique, qui comprend les amplificateurs, les filtres et les circuits d'échantillonnage et de maintien, doit préserver fidèlement la forme d'onde. Les signaux à large bande provenant des impulsions laser rapides ou des ondes continues modulées (FMCW) Lidar peuvent facilement dépasser plusieurs gigahertz de bande passante. Maintenir une réponse à fréquence plate, une variation de retard de groupe faible et une distorsion minimale sur ces bandes passantes est un défi de conception redoutable.

Consommation d'énergie et gestion thermique

Un convertisseur 10 bits 10 SPGS peut disperser plusieurs centaines de milliwatts sur une puissance de watt. Dans un système Lidar à 64 ou 128 canaux, la consommation d'énergie ADC globale peut dépasser 100 watts, ce qui entraîne de graves problèmes de gestion thermique. La chaleur excessive dégrade les performances des semi-conducteurs, augmente les courants de fuite et raccourcit la durée de vie des composants. De plus, dans les applications automobiles et drones, l'ensemble de la suite de capteurs doit fonctionner dans des budgets de puissance stricts.

Bruit de phase et de l'horloge d'échantillonnage

Même un CDA parfait produira des erreurs si l'horloge de prélèvement n'est pas stable. Les variations de temps aléatoires dans l'instant de prélèvement se convertissent directement en bruit de tension à la sortie du CDA, en particulier pour les signaux d'entrée haute fréquence. Pour une entrée de 1 GHz, 1 picoseconde de RMS jitter peut réduire le SNR à moins de 50 dB, limitant fortement la portée dynamique requise pour les applications Lidar à longue portée. La génération d'horloges et le réseau de distribution doivent donc être conçus avec un soin extrême, souvent en utilisant des boucles ultra-faiblement verrouillées par phase (PLL), des horloges de référence externes et des pilotes d'horloge dédiés qui sont séparés du circuit numérique bruyant.

Captures de débit et d'interface des données

Un convertisseur 10 bits 10 SPGS produit 100 Gbps de données brutes – beaucoup trop pour une interface LVDS parallèle traditionnelle. Même avec plusieurs voies d'interfaces série à grande vitesse telles que JESD204B/C, le débit de données agrégé peut repousser les limites du FPGA ou ASIC qui reçoit et traite les signaux numérisés. Le système doit intégrer des méthodes de réduction des données telles que la moyenne sur puce, la détection d'impulsions ou la détection de compression pour éviter d'écraser le moteur. Dans les systèmes Lidar, le cycle de travail des impulsions laser est souvent faible, permettant aux CDA en mode rafale de numériser uniquement pendant une fenêtre limitée, mais cela ajoute de la complexité à la synchronisation et à la gestion des données.

Solutions innovantes et approches techniques

Malgré les défis considérables, des progrès importants ont été réalisés grâce à une combinaison d'innovations en architecture de circuits, de procédés avancés de semi-conducteurs et de techniques numériques d'étalonnage.

Architectures ADC intercalées dans le temps

En exploitant en parallèle les carottes identiques de CDA, chaque échantillonnage à une vitesse fs/M, le taux d'échantillonnage global devient fs. Cette technique a été utilisée pour obtenir des CDA à une seule puce dont les taux d'échantillonnage dépassent 100 SPGS dans les environnements de recherche. Cependant, l'inadéquation entre les canaux – décalage, gain, décalage horaire et variations de bande passante – crée des tons fallacieux qui doivent être corrigés. Les CDA modernes entre temps intègrent des algorithmes d'étalonnage numériques de fond qui évaluent et annulent en permanence ces écarts. Certains modèles utilisent un CDA de référence pour mesurer le décalage horaire, tandis que d'autres utilisent des filtres adaptatifs qui réduisent la puissance dans les bacs de fréquence connus.

Architectures hybrides pipelinières et SAR

Les CDA de pipeline sont depuis longtemps le moteur de la conversion à haute vitesse et à résolution modérée (10 à 14 bits à 1 SPGS). Chaque étape résout quelques bits et convertit ensuite le résidu, permettant l'utilisation d'amplificateurs à haute gaine qui sont amaigris mais précis. Plus récemment, des architectures hybrides qui combinent les forces des CDA de pipeline et de registre d'approximation (SAR) successifs ont émergé. Un CDA de pipeline-SAR utilise des convertisseurs SAR de faible puissance pour les étapes grossières et un étage de pipeline à haute gaine pour la quantification fine, atteignant à la fois la vitesse et l'efficacité de la puissance.

Matériaux semi-conducteurs avancés et calibrage des procédés

Le choix de la technologie des semi-conducteurs affecte profondément les performances de l'ADC. Les CMOS avancés de FinFET à 7 nm et 5 nm offrent une vitesse et une densité numériques exceptionnelles, qui sont bénéfiques pour l'étalonnage et la mémoire, mais les performances analogiques (gain intrinsèque, correspondance) se dégradent à ces nœuds. Pour une vitesse analogique pure, SiGe BiCMOS avec un haut fT (par exemple > 350 GHz) reste populaire pour les ADC micro-ondes nécessitant une large bande passante d'entrée et un faible jitter.

Calibration numérique et correction d'erreur

L'étalonnage numérique est devenu un outil essentiel pour les CDA à grande vitesse. Les circuits peuvent être conçus avec une précision analogique plus souple, laissant la correction aux algorithmes numériques. Par exemple, l'étalonnage de compensation de comparateur utilise une source de courant à commande numérique pour annuler les erreurs d'appariement. La correction de linéarité peut être effectuée avec des méthodes basées sur l'histogramme de premier plan ou l'histogramme de fond qui mesurent la non-linéarité intégrale (INL) et appliquent la cartographie numérique.

Techniques d'optimisation de la puissance

Pour gérer la consommation d'énergie, les CAA modernes à haute vitesse utilisent diverses techniques. Les comparateurs dynamiques qui consomment seulement de l'énergie pendant les événements de comparaison, par opposition aux amplificateurs statiques, réduisent la puissance moyenne. L'échelle de tension d'alimentation est courante : utiliser le noyau ADC à basse tension (p. ex. 0,9 V) tout en utilisant des régulateurs séparés pour les tampons d'entrée et la distribution d'horloges. Redistribution des charges Les CAA SAR éliminent le besoin d'amplificateurs d'alimentation en utilisant des CAA capacitifs et un partage efficace des charges.

Interfaces de données à grande vitesse et normes de protocole

Pour gérer le déluge de données, l'industrie a normalisé les interfaces série haute vitesse. JESD204B/C, initialement développé pour les émetteurs-récepteurs à large bande, est maintenant l'interface dominante pour les DCA à haute vitesse au-dessus de 1 SPGS. Il supporte les vitesses de voies jusqu'à 12,5 Gbps (JESD204B) ou même 32 Gbps (JESD204C), en utilisant un codage 8b/10b ou 64b/66b pour maintenir la balance DC et la récupération d'horloge intégrée. Les DCA qui mettent en œuvre JESD204C peuvent multiplex canaux sur une seule paire différentielle, réduisant le nombre d'épingles et la complexité du routage des PCB. L'interface comprend également une latence déterministe pour le fonctionnement synchrone, critique pour le Lidar multicanal où la relation de synchronisation entre canaux doit être préservée.

Perspectives d'avenir : prochaine génération de CDA à haute vitesse pour l'imagerie 3D et le lidar

L'évolution des CDA à grande vitesse est loin d'être terminée. Comme les systèmes Lidar poussent vers une résolution plus élevée, une plus grande portée et un coût plus faible, de nouveaux paradigmes ADC apparaissent.

Étalonnage et correction assisté par AI

Les réseaux neuraux peuvent être formés hors ligne pour compenser les non-linéarités, les effets de mémoire et les dérives de température, puis déployés sur puce à l'aide de moteurs à inférence légère. L'IA peut également optimiser le point de fonctionnement de l'ADC en temps réel, ajuster les courants de biais et les phases d'horloge pour maintenir les performances à travers les changements environnementaux.

CDA photoniques pour applications à bande ultra large

Pour les systèmes Lidar qui utilisent des bandes passantes extrêmement larges (p. ex. FMCW avec des centaines de GHz ou des techniques optiques de stretch, les CAA électroniques peuvent être remplacés par des convertisseurs photoniques analogiques à numériques. Les CAA photoniques utilisent des multixages optiques d'échantillonnage et de division de longueur d'onde pour obtenir des vitesses allant jusqu'à des échantillons de tera par seconde avec des jitters faibles.

Intégration avec Lidar Front-End Electronics

Pour réduire les coûts, la taille et la puissance, l'ADC est directement intégrée à la chaîne de récepteur Lidar, y compris les photodétecteurs, les amplificateurs de transimpédance et les circuits de synchronisation, dans un module monochip ou multichip. Les plateformes photoniques en silicone qui combinent les photodétecteurs III-V avec l'électronique CMOS mûrissent, permettant à chaque pixel d'un tableau SPAD d'avoir un ADC individuel ou un convertisseur time-to-numérique.

Convertisseurs de temps à numérique comme alternative dans le lidar de temps de vol

Pour le Lidar à temps de vol direct qui ne doit mesurer que l'heure d'arrivée d'une impulsion détectée, un convertisseur time-to-numérique (DTC) peut remplacer un ADC à grande vitesse. Les TDC offrent une résolution de temps extrêmement élevée (jusqu'à un seul picocenes) avec une faible puissance, mais ils ne fournissent aucune information d'amplitude. Cependant, en utilisant des TDC multicanaux et des systèmes histogrammographiques, les systèmes Lidar modernes peuvent atteindre une précision de gamme comparable à celle des approches basées sur l'ADC. Le choix entre ADC et TDC dépend de l'architecture Lidar spécifique : les systèmes FMCW et modulés en amplitude nécessitent des ADC, tandis que les systèmes à temps de vol pulsés peuvent utiliser des TDC. L'avenir peut voir des approches hybrides qui combinent les deux, en utilisant un TDC pour le timing grossier et un ADC pour l'analyse de la forme de l'impulsion par amplitude fine.

Conclusion

Les ADC à haute vitesse sont au cœur de l'enveloppe de performance des systèmes d'imagerie 3D et Lidar. Les défis de l'obtention de débits d'échantillonnage au-delà de 10 SPGS avec une résolution suffisante, une faible puissance et des extrémités frontales analogiques robustes sont comblés par une combinaison d'architectures hybrides, de processus semi-conducteurs avancés et d'étalonnage numérique sophistiqué.

Pour plus de détails, voir Appareils analogiques= Architectures ADC à haute vitesse, Texas Instruments= Guide des ADC intercalaires, et EIEE=sondage des techniques d'étalonnage ADC.