Introduction aux piles multicouches PCB

La conception d'une carte de circuit imprimé multicouche est l'une des tâches les plus critiques dans le développement électronique moderne. L'empilement — la disposition des couches de cuivre, les diélectriques isolants et les préprêches — détermine directement l'intégrité du signal, la compatibilité électromagnétique, les performances thermiques et le rendement de fabrication. Une empilage mal planifié peut conduire à des intersections, des erreurs d'impédance, des émissions excessives ou une Warpage de planche qui rend l'ensemble inutilisable.

Les fondamentaux des piles multicouches PCB

Un PCB multicouches est constitué de couches alternées de feuilles de cuivre conducteur et de matériaux diélectriques isolants, stratifiés ensemble sous chaleur et pression. Les matériaux les plus courants sont FR‐4 (époxy en verre tissé) pour une utilisation générale, avec des options avancées telles que des stratifiés à faible perte pour des applications à haute fréquence. L'empilement comprend des couches de noyau (diélectriques avec cuivre des deux côtés) et des couches de préprêge (feuilles diélectriques qui relient les carottes).

Les paramètres clés sont les suivants :

  • Compte des longueurs – typiquement 4, 6, 8, 10 ou plus, selon la densité de routage et les exigences de signal.
  • Poids du cuivre – mesuré en onces par pied carré (p. ex., 1 oz, 2 oz) affectant la capacité du courant.
  • Constante diélectrique (Dk) et pers tangente (Df) – propriétés dépendantes de la fréquence qui influencent l'impédance et l'atténuation du signal.
  • Épaisseur entre les couches – contrôlée par des épaisseurs de préprêge et de cœur, critique pour le contrôle de l'impédance.

Le maintien de la symétrie dans le cumul est l'une des règles de fabrication les plus importantes : une construction symétrique du centre vertical empêche le panneau de s'incliner ou de se torcher pendant la laminage et le reflow.

Lignes directrices clés pour la création de piles efficaces pour PCB

Fonctions de calque de plan explicitement

Avant de tracer une seule trace, assignez une fonction claire à chaque couche de cuivre. Dédiez une ou plusieurs couches aux plans de terre solides, une aux plans de puissance (ou aux îles à puissance fractionnée) et les couches restantes au routage du signal. Cette séparation fonctionnelle réduit le couplage du bruit et simplifie le découplage. Par exemple, dans une pile de 4 couches, un arrangement commun à haute performance est : signal supérieur – plan de puissance – plan de puissance – signal inférieur.

Maintenir le stackup symétrique

La symmétrie fait référence à une distribution identique du cuivre et à une épaisseur diélectrique de chaque côté de la ligne centrale de la planche. Les empilements asymétriques (par exemple, le cuivre épais d'un côté, mince de l'autre) provoquent des contraintes inégales pendant la laminage, conduisant à la Warpage.

  • Couches de signaux miroirs avec densité de routage similaire sur les côtés opposés.
  • Utilisez le même nombre de couches de cuivre de chaque côté du centre.
  • Équilibrez le remplissage de cuivre (le sol verse) sur les couches extérieures pour éviter une distribution métallique déséquilibrée.

Utiliser des plans de terre et d'énergie dédiés

Les plans sol et puissance solides fournissent un chemin de retour continu à faible inductance pour les signaux haute fréquence, réduisant la surface de boucle et minimisant l'IMI. Évitez de diviser les plans sol pour les sections analogiques et numériques sur la même couche; utilisez plutôt des plans sol séparés sur différentes couches reliées en un seul point si l'isolement est critique. Les plans électriques devraient être placés à côté des plans sol pour créer un condensateur de découplage haute fréquence (la paire de plans). La capacité entre les plans aide à supprimer le bruit de la rampe d'alimentation et à réduire les émissions apparentes.

Minimiser l'utilisation et les placer stratégiquement

Les voies introduisent une inductance et une capacité parasitaires qui dégradent l'intégrité du signal à haute vitesse. Chacune d'elles ajoute environ 0,5-1 nH d'inductance et l'effet devient significatif au-dessus d'environ 1 GHz.

  • Utiliser le nombre minimum de vias conformes aux exigences de routage.
  • Placer les vias à proximité des coussinets pour réduire la longueur des talons.
  • Pour les paires différentielles à grande vitesse, conserver les deux traces avec des motifs identiques par l'intermédiaire de la ligne pour maintenir le skew.
  • Envisagez d'utiliser des microvias, enterrées ou aveugles, pour des conceptions denses, mais soyez conscients que ces coûts augmentent le coût de fabrication.
  • Utiliser via-in-pad seulement lorsque cela est absolument nécessaire et les remplir d'époxy conductrice ou non conductrice.

Contrôler l'espacement des couches et l'épaisseur diélectrique

Les variations d'épaisseur provoquent une inadéquation de l'impédance, qui reflète les signaux et dégrade les diagrammes oculaires. Travaillez avec votre manufacturier pour sélectionner les épaisseurs standard de préprêchage qui atteignent votre impédance cible. Maintenez la même épaisseur diélectrique sur les paires de couches symétriques (par exemple, entre la couche 2 et la couche 3 devrait égaler l'épaisseur entre la couche 4 et la couche 5 si la couche 3 et la couche 4 sont une paire de plans). Évitez les grandes différences d'espacement diélectrique entre les couches pour éviter les étirements et les étirages.

Conseils de conception pour optimiser les performances électriques

Contrôle de l'impédance et géométrie des traces

Pour les interfaces à grande vitesse telles que PCIe, USB 3.x, HDMI, DDR ou Gigabit Ethernet, l'impédance contrôlée est non négociable. Déterminez l'impédance cible à un seul bout (généralement 50 ↓) ou différentielle (généralement 100 ↓ ou 90 ↓) à l'aide de résolveurs de champ 2D fournis par votre outil EDA ou votre calculateur en ligne. Les variables clés comprennent :

  • Largeur de la piste[ – des traces plus larges sont plus faibles; elles sont plus étroites.
  • Épaisseur diélectrique (H) – distance entre la trace et le plan de référence; une plus grande épaisseur diélectrique soulève l'impédance.
  • Épaisseur du cuivre[ – affecte la surface transversale de trace.
  • Constante diélectrique (Dk) – Dk plus faible augmente l'impédance pour la même géométrie.

Toujours inclure une table de cumul dans vos fichiers de conception précisant l'impédance cible, les tolérances (typiquement ±10%), et le cumul réel utilisé. Pour les paires différentielles, maintenir un couplage serré en gardant l'espacement bord à bord entre les traces inférieures à la hauteur diélectrique au plan de référence.

Stratégies d'acheminement des signaux pour réduire l'IME

Les signaux à grande vitesse sont plus sensibles aux interférences extérieures et plus rayonnent. Gardez les signaux critiques à l'écart des bords de la planche — une distance d'au moins cinq fois l'épaisseur diélectrique est recommandée. Évitez de parcourir les limites de plan fractionné; si un signal doit traverser une fente, ajoutez un condensateur de couture ou utilisez une trace de pont au sol sur une couche adjacente. Pour les lignes d'horloge et autres signaux périodiques, utilisez une trace de garde au sol (construction triligne) pour contenir des champs.

Stratégie de base pour le faible bruit

Un réseau de sol à faible impédance est le fondement d'un PCB propre. Utilisez des plans de sol continus sur au moins deux couches internes. Connectez tous les plans de sol avec plusieurs vias autour de la périphérie du tableau et près de chaque composant à grande vitesse. Pour les IC à signal mixte, placez la limite entre les terrains analogiques et numériques directement sous l'appareil, et connectez les deux plans seulement à ce point-là – ne les liez jamais ailleurs. Évitez de créer des « islands » de sol qui sont reliés uniquement par de fines traces; ces derniers créent de grandes boucles de sol qui rayonnent et reçoivent du bruit.

Découpler les condensateurs et l'intégrité de la puissance

L'intégrité de la puissance (IP) garantit que la tension fournie à chaque IC demeure dans les tolérances spécifiées sous des charges transitoires. Placez les condensateurs de découplage le plus près possible des broches de puissance des dispositifs actifs. Utilisez une plage de valeurs de condensateurs (p. ex. 10 μF, 100 nF, 1 nF) pour couvrir un large spectre de fréquences. La plus petite valeur (la plus basse ESL) doit être placée le plus près de la broche. Utilisez une paire plan-sol avec une fine paire diélectrique (< 4 mils) pour fournir une capacité de découplage haute fréquence directement entre les plans. Vérifiez l'impédance du réseau de distribution d'électricité (PDN) avec simulation; maintenez l'impédance au-dessous d'une cible (p. ex. 0,1 γ à 1 MHz à 100 MHz pour un rail numérique typique).

Considérations relatives à la fabrication pour une production rentable

Optimisation du nombre de couches

Choisissez le nombre minimum de couches qui satisfont aux exigences en matière d'électricité et de routage. Chaque couche supplémentaire augmente le coût du matériau, les cycles de laminage, le temps de forage et le risque de ferraille. Un panneau à 4 couches suffit pour de nombreuses conceptions à faible complexité à moyenne complexité. Pour les ventilateurs BGA denses, 6 ou 8 couches peuvent être nécessaires.

Sélection du matériel et disponibilité préalable

Pour les fréquences allant jusqu'à quelques GHz, la norme FR‐4 (Dk ~4,5 à 1 MHz, ~4.2 à 1 GHz) est adaptée aux fréquences allant jusqu'à quelques GHz. Au-delà de 5 GHz, il faut considérer les matériaux à faible perte tels que la série Rogers 4000, l'Isola FR‐408HR ou le Megtron 6. Pour les conceptions à coûts sensibles, utiliser des constructions hybrides : un matériau à faible perte uniquement pour les couches de signal à grande vitesse tout en utilisant la norme FR‐4 pour le reste. Vérifier que les épaisseurs de prépréparation sélectionnées sont disponibles et que le manufacturier a de l'expérience avec le matériau choisi.

Conception pour les règles de fabrication

Chaque fabricant de PCB publie un ensemble de règles de conception couvrant la largeur minimale de trace, l'espacement minimal, l'anneau annulaire minimal, par les tailles et les rapports d'aspect. Suivez ces règles strictement pour éviter les remaniements coûteux.

  • Trace/espace minimum: 4/4 mil (0.1/0,1 mm) pour les couches extérieures; 3,5/3,5 mil pour les couches intérieures.
  • Diamètre minimal par le biais: 0,3 mm (12 mil) pour les vias mécaniques.
  • Anneau annulaire minimum: 0,1 mm (4 mil) avec revêtement de classe 2.

Si votre conception nécessite des tolérances plus strictes, discutez avec le manufacturier tôt — certains peuvent atteindre 3/3 mil ou plus avec des processus avancés. Évitez d'utiliser des diélectriques extrêmement minces (< 3 mil) à moins qu'il soit absolument nécessaire; ils sont plus difficiles à stratifiér de façon cohérente.

Liquidation, tolérances et utilisation par le groupe

Maintenir un dégagement adéquat entre les caractéristiques du cuivre et les bords des planches (généralement 0,5 mm pour les couches intérieures, 1 mm pour les couches extérieures) pour éviter que le cuivre ne soit exposé pendant le dépannage. Prévoir un dégagement suffisant pour éviter les courts circuits. Pour les vias proches des bords des planches, envisager d'utiliser une zone de retenue pour éviter les ruptures pendant le routage. Travailler avec votre manufacturier pour optimiser l'utilisation des panneaux : les planches rectangulaires sur un panneau standard de 18×24 pouces peuvent réduire les déchets.

Exemples avancés de stackup

Les cumuls types suivants illustrent comment appliquer les lignes directrices discutées :

4-Layer Stack (faible-coût / vitesse modérée)

  • Couche 1: Signal/composant côté
  • Couche 2: Plan au sol
  • Couche 3: Plan de puissance
  • Couche 4: Signal / côté souder

Cette disposition offre un excellent blindage pour les couches de signal, avec les plans de masse et de puissance agissant comme référence de faible impossibilité. L'impédance peut être contrôlée en ajustant l'épaisseur du diélectrique entre la couche 1 et la couche 2, et entre la couche 3 et la couche 4.

6-Layer Stack (bon pour le numérique haute vitesse)

  • Couche 1: Signal (en haut)
  • Couche 2: Plan au sol
  • Couche 3: Signal (couche d'acheminement)
  • Couche 4: Signal (couche d'acheminement)
  • Couche 5: Plan de puissance
  • Couche 6: Signal (en bas)

Pour améliorer l'intégrité du signal, changez les calques 3 et 4 de façon à ce qu'il y ait une paire de plans sol/puissance adjacente à chaque calque de signal.

8-Layer Stack (haute densité, signaux mixtes)

  • Couche 1: Signal/composant
  • Couche 2: Plan au sol
  • Couche 3: Signal (itinéraire à grande vitesse)
  • Couche 4: Plan au sol
  • Couche 5: Plan de puissance
  • Couche 6: Signal (itinéraire à grande vitesse)
  • Couche 7: Plan au sol
  • Couche 8: Signal/composant

Cette pile fournit trois plans de sol dédiés, qui isole efficacement chaque couche de signal. Puissance et sol sont adjacents (L4/L5) pour une capacité de plan optimale. Des couches supplémentaires peuvent être ajoutées en insérant des paires de signaux sol-sol supplémentaires.

Pour plus de détails sur les contraintes de conception et de fabrication, consultez la norme IPC‐2141A ou consultez les guides de conception publiés par les principaux fabricants comme Sierra Circuits[ et Altium.

Conclusion

Pour créer un empilement multicouches réussi, il faut équilibrer les performances électriques avec les coûts et la fabrication. Les lignes directrices présentées ici — la planification des fonctions des couches, le maintien de la symétrie, l'utilisation de plans dédiés, le contrôle de l'impédance et le suivi des règles de fabrication — constituent la base d'un processus de conception robuste. Simulez toujours les signaux critiques tôt, communiquez clairement les exigences de empilement à votre manufacturier et donnez-lui des commentaires.