La Renaissance FPGA dans les infrastructures mobiles

Les stations de base sans fil forment l'épine dorsale physique des réseaux cellulaires modernes, convertissant les données numériques à haute vitesse en signaux radio qui atteignent des milliards de dispositifs. Alors que les opérateurs se battent pour déployer la 5G et poser les bases pour la 6G, les exigences architecturales de ces stations ont changé de façon spectaculaire. Ils doivent simultanément gérer des réseaux d'antennes multisorties (MIMO) massives, des algorithmes avancés de formage de faisceaux, le partage dynamique du spectre et la communication ultra-fiable à faible latence, tout en restant dans des enveloppes de puissance et de coûts serrés.

Les FPGA sont des dispositifs semi-conducteurs construits autour d'une matrice de blocs logiques configurables, d'interconnexions programmables et de blocs IP durs dédiés tels que des tranches de traitement numérique de signaux (DSP), des contrôleurs de mémoire et des émetteurs-récepteurs à haute vitesse. Contrairement aux circuits intégrés spécifiques à l'application (ASIC), qui verrouillent les fonctionnalités au niveau du masque, les FPGA peuvent être reconfigurés après déploiement, permettant aux opérateurs de réseau de mettre à niveau les capacités du réseau d'accès radio (RAN) sans échanger de matériel.

L'évolution du traitement des stations de base

De la fonction fixe aux pipelines programmables

Les DSPs ont offert une programmation mais ont du mal à faire passer leurs signaux à grande bande. Les ASI ont fourni une puissance et des performances extrêmes pour des tâches spécifiques, mais n'ont pas eu l'agilité d'intégrer de nouvelles fonctionnalités telles que la coordination des interférences intercellulaires ou des variantes de regroupement de transporteurs. Les fabricants de stations de base ont souvent dû faire tourner de nouvelles révisions de silicium pour chaque mise à jour majeure, entraînant des coûts d'ingénierie non récurrents et des cycles de conception pluriannuels. L'industrie a commencé à se tourner vers les radios définies par logiciel au début des années 2000, mais la densité de calcul nécessaire pour les 4G LTE (OfDMA) et MIMO a poussé les DSP à leurs limites.

L'arrivée de la nouvelle radio 5G (NR) a brisé ce modèle. La numérologie flexible, l'espacement des sous-porteurs et les parties de bande passante évolutives ont introduit un niveau de gestion dynamique des ressources que les ASIC ne pouvaient pas couvrir à elles seules. Les FPGA ont comblé l'écart en combinant des capacités de traitement parallèles approchant les performances de ASIC avec une reconfiguration de type logiciel. Aujourd'hui, les FPGA système-on-chip (SoC), comme les AMD Xilinx Zynq UltraScale+ RBSoC et Les familles Intel Agilex, intègrent des cœurs de processeur ARM durcis à côté de la logique programmable, brouillant la ligne entre processeur et accélérateur et permettant à un seul appareil de gérer à la fois les charges de travail du plan de contrôle et du plan de données.

Charges de travail clés accélérées par les EGPF

Traitement numérique de la première extrémité

Les pipelines modernes de DFE comprennent la réduction des facteurs de crête (CFR), la pré-distorsion numérique (DPD) et la conversion des taux d'échantillonnage. Ces algorithmes sont intenses sur le plan calculateur et doivent fonctionner avec une latence déterministe. Les FPGA excellent ici parce qu'ils peuvent mettre en place des datapathes parallèles et en pipelines qui traitent des centaines de blocs de ressources simultanément. Les moteurs DSP durcis avec des multiplicateurs 18x27, des accumulateurs et une logique de détection de patrons permettent à un FPGA unique de traiter la DFE pour plusieurs transporteurs de 100 MHz de manière synchronisée dans le temps, ce qui écraserait un processeur à usage général. Par exemple, un agrégation typique de 5G NR pour les transporteurs de soutien radio sur trois bandes de 100 MHz nécessite un débit de DFE supérieur à 1 Gps (giga-échantillons par seconde) de données I/Q, un taux que seules les solutions basées sur la FPGA peuvent supporter avec une latence de sous-microseconde.

MIMO massif et enflammant

Les stations de base MIMO volumineuses utilisent 64, 128, ou encore plus d'éléments d'antenne pour concentrer l'énergie vers les utilisateurs individuels. Le calcul du poids du faisceau doit être mis à jour chaque emplacement (aussi vite que 0,125 ms dans 5G NR) en fonction de l'état du canal. Cela nécessite des millions de multiplications matricielles complexes par seconde. Les FPGA fournissent le parallélisme massif nécessaire : une gamme de tranches DSP peut calculer simultanément plusieurs vecteurs de faisceaux formants, tandis que la mémoire haute bande passante (HBM) intégrée sur des dispositifs modernes alimente le pipeline sans décrochage.

Codage et décodage des canaux

Les deux familles de codes exigent des algorithmes de décodage itératifs qui sont intrinsèquement parallélisants mais qui ont des dépendances irrégulières en matière de données. Les FPGA peuvent mettre en œuvre des architectures de décodeur personnalisables – par exemple, la propagation de croyances en couches pour les LDPC – avec des compromis entre le débit et l'utilisation des ressources. Parce que les normes de codage peuvent évoluer (p. ex., de nouveaux taux de code ou des longueurs de blocs plus longues pour 6G), un codeur de canal basé sur les FPGA peut être mis à jour via un logiciel, contrairement aux décodeurs ASIC fixes qui deviendraient obsolètes. Certains processeurs de bande de base basés sur les FPGA de fournisseurs comme Microchip (anciennement Microsemi) incluent désormais des cœurs de code IP LDPC et Polar qui prennent en charge tous les profils de code 3GPP Release 18.

Interface avant-courrier et options de partage O-RAN

L'Alliance O-RAN a défini des séparations fonctionnelles entre l'unité centralisée (CU), l'unité distribuée (DU) et l'unité radio (RU). Dans une division 7-2, l'UD gère des fonctions de couches physiques plus élevées tandis que l'UD gère des adaptateurs de protocole inférieurs à PHY et RF. Les FPGA sont fréquemment déployés dans l'UD pour relier les interfaces CPI ou eCPRI et pour effectuer un traitement PHY inférieur en temps réel. Leurs banques programmables avec des transceivers multi-gigabit en font des adaptateurs de protocole naturels. Lorsqu'un fronthaul change de standard – par exemple, un passage de 10 Gbps CPI à 25 Gbps eCPRI – une mise à jour bitstream peut reconfigurer l'interface sans remplacer les cartes de ligne.

FPGA vs ASIC vs GPU: un échange équilibré

Les ASI offrent la meilleure efficacité de puissance et le meilleur coût unitaire en volumes extrêmement élevés, ce qui en fait le choix privilégié pour des fonctions stables et matures comme le traitement FFT/IFFT en forme d'onde fixe. Les ASI offrent en revanche une flexibilité de conception et des avantages de temps à temps de mise en marché critiques lors des phases initiales d'une nouvelle norme comme 5G-Advanced ou 6G. Au cours de ces premières années, lorsque les spécifications sont encore finalisées et que les patchs logiciels sont fréquents, les ASI permettent aux opérateurs de déployer des réseaux et d'acquérir une expérience opérationnelle pendant que la conception ASIC est optimisée pour une production de masse ultérieure. Cette approche hybride est déjà visible dans les principales feuilles de route OEM : les expéditions 5G initiales utilisaient exclusivement les ASIF, tandis que les générations de matériel ultérieures intègrent des ASIC personnalisés aux accélérateurs basés sur les FPGA pour des fonctions qui demeurent volatiles.

Les processeurs graphiques (GPU) ont également été intégrés dans la conversation RAN, en particulier pour l'inférence AI/ML et certains processeurs de couche 1. Cependant, les processeurs GPU sont optimisés pour le calcul par lots, non pour les pipelines déterministes et à faible latence requis dans la base sans fil. Les FPGA peuvent obtenir une latence sous microseconde avec un jeu de signaux cohérent, qui est essentiel pour la formation de faisceaux en boucle fermée et le calendrier de demande de répétition automatique hybride (HARQ). De nombreux fournisseurs de stations de base adoptent maintenant une architecture mixte : un SOC FPGA (avec processeurs durs intégrés) gère le contrôle physique des couches et des algorithmes adaptatifs, tandis que les ACIC ou les blocs logiques numériques personnalisés gèrent des tâches répétitives et à volume élevé comme l'accélération du chiffrement.

O-RAN et l'évolution virtuelle du RAN

Les FPGA jouent un rôle paradoxal mais central dans cette transformation. D'une part, les serveurs VRAN se déplacent vers les serveurs x86 ou Arm avec des accélérateurs matériels; d'autre part, toutes les tâches ne peuvent pas être gérées efficacement par les processeurs ou les GPU. Les opérations de Layer 1 sensibles aux latences, telles que les transformations rapides de Fourier et le précodage MIMO, bénéficient toujours des cartes d'accélération en ligne FPGA. Des entreprises comme Intel offrent des cartes d'accélération N3000 basées sur FPGA spécifiquement pour les charges de travail 5G vRAN, tandis que d'autres fournisseurs fournissent des SmartNIC basés sur FPGA qui déchargent le traitement des paquets eCPRI. Ces accélérateurs sont également présents dans la fente PCIe d'un serveur standard et fournissent le traitement déterministe à faible latence que les processeurs de serveur génériques ne peuvent garantir.

Les spécifications de l'O-RAN Alliance standardisent les interfaces entre l'accélérateur et l'unité distribuée, ce qui a conduit à un écosystème florissant où les cartes d'accélérateurs FPGA tierces peuvent être mélangées et assorties à différentes piles de logiciels DU. Cette interopérabilité réduit le verrouillage des fournisseurs et encourage l'innovation, les bits FPGA devenant essentiellement une forme de matériel souple contrôlé par version et déployé aux côtés des fonctions réseau conteneurisées.

Efficacité énergétique et gestion thermique

Les stations de base sont souvent déployées dans des endroits éloignés où la disponibilité de l'énergie est limitée et le refroidissement passif. Historiquement, les FPGA étaient considérés comme moins efficaces que les ASIC pour l'informatique à haute performance. Cependant, les processus modernes FPGA (7 nm et 5 nm nœuds) combinés à des techniques de gestion de l'énergie avancées ont permis de combler cette lacune de façon significative. Les appareils disposent maintenant de plusieurs îlots de puissance, de tension dynamique et d'échelle de fréquence (DVFS), et la capacité de reconfigurer partiellement seulement les blocs logiques nécessaires à un moment donné.

De plus, l'intégration de blocs IP durs – cœurs ARM, contrôleurs de mémoire, moteurs de correction d'erreur avancés, et même convertisseurs analogiques à numériques (ADC) et convertisseurs numériques à analogiques (CAD) sur les appareils RFSoC – élimine les interfaces de puces à puces qui ont été endommagées par des modèles antérieurs. Un seul appareil monolithique peut réduire de façon spectaculaire l'espace de la carte, la facture des matériaux et la puissance du système. Selon les références publiées par AMD Xilinx, leur RFSoC peut réduire la consommation d'énergie jusqu'à 50% par rapport à des implémentations discrètes pour une unité radio MIMO massive 64T64R typique.

Scénarios de déploiement dans le monde réel

Dans les premières étapes de la 5G, Ericsson et Nokia ont utilisé le matériel de première étape basé sur la FPGA pour valider le formage de faisceaux et l'interfonctionnement avec les équipements LTE existants. Samsung , 5G mmWave petites cellules ont compté sur les FPGA pour le traitement extrêmement large de la bande de bande (800 MHz et plus) requis à 28 GHz et 39 GHz, où le risque ASIC personnalisé était trop élevé pour ce spectre naissant. Même maintenant, comme le silicium sur mesure devient plus répandu pour l'UE, les FPGA conservent une forte position dans l'UD et l'UC pour le traitement non sensible au temps et l'accélération du protocole.

Les réseaux privés 5G, qui servent des usines, des ports et des mines, bénéficient également de la programmabilité de FPGA parce que ces déploiements nécessitent souvent des formes d'onde personnalisées ou une intégration avec des protocoles industriels existants comme PROFINET ou EtherCAT. Un seul FPGA peut relier le réseau cellulaire et le réseau technologique opérationnel, effectuer la conversion de protocole à la vitesse matérielle sans boîtes supplémentaires.

Complexité de la programmation et maturité des écosystèmes

L'un des obstacles à l'adoption de FPGA en sans fil a été la courbe d'apprentissage raide associée aux langages de description matérielle (VHDL/Verilog) et aux longues périodes de compilation pour des conceptions complexes. Cela change rapidement. Les outils de synthèse de haut niveau (HLS) permettent aux ingénieurs de coder en C/C++ et de synthétiser pour optimiser RTL, réduisant ainsi de façon spectaculaire le temps de développement. L'écosystème croissant des noyaux IP autorisés – y compris les chaînes de référence de couches physiques 5G NR, les codes LDPC et Polar, et les moteurs FFT – signifie qu'un concepteur de station de base n'a plus à partir de zéro.

De plus, les plateformes de développement modernes de FPGA intègrent des flux continus d'intégration/de livraison continue (CI/CD) qui s'harmonisent avec les pratiques DevOps utilisées dans les logiciels RAN natifs du cloud. Une mise à jour bitstream peut être testée dans un environnement numérique jumelé et poussée vers une station de base en direct avec une reconfiguration partielle zéro temps, en miroir du modèle de mise à jour logicielle de l'infrastructure informatique.

Considérations relatives à la sécurité et à la chaîne d'approvisionnement

Les stations de base sans fil sont une infrastructure nationale essentielle, donc la sécurité est primordiale. Les FPGA offrent un avantage de sécurité unique : la fonctionnalité matérielle n'est pas gravée en permanence. Si une vulnérabilité est découverte dans une fonction d'accélérateur spécifique, un patch bitstream peut la corriger sans nécessiter de rappel physique. De plus, comme les configurations FPGA peuvent être cryptées et authentifiées à l'aide de moteurs intégrés AES et HMAC, le risque de manipulation malveillante du flux bitstream est grandement réduit.

Les risques liés à la chaîne d'approvisionnement sont également atténués par la programmabilité de la FPGA : les opérateurs peuvent se procurer des appareils de plusieurs fournisseurs et charger le même bitstream sur différentes plateformes matérielles, à condition qu'ils respectent les normes de base communes en matière de propriété intellectuelle.

La route vers 6G

Les technologies telles que les communications sub-THz, les surfaces intelligentes reconfigurables et les interfaces air-native d'IA vont introduire des défis de traitement des signaux qui sont susceptibles de nécessiter du matériel adaptatif. Les FPGA, en particulier ceux qui sont améliorés avec des moteurs intégrés d'IA, comme l'AMD Xilinx Versal ACAP (Adaptive Compute Acceleration Platform) qui combine le tissu FPGA avec des processeurs vectoriels et des moteurs d'IA, sont positionnés comme le matériel de base pour l'innovation 6G. Ces appareils peuvent exécuter en temps réel une inférence réseau neuronal pour l'estimation ou la programmation des canaux tout en manipulant simultanément les charges de travail conventionnelles de traitement des signaux, tous sur un seul appareil.

Les FPGA permettent un écosystème multivendeur où différentes cartes d'accélérateur peuvent être branchées sur une plate-forme commune et échangées au fur et à mesure que les besoins évoluent. Ce modèle est déjà testé dans les centres d'essai et d'intégration ouverts de l'Alliance O-RAN. Avec 6G qui devrait introduire l'IA/ML native dans le RAN, comme l'indiquent les premières propositions de l'Union internationale des télécommunications (UIT), la capacité de mettre à jour les modèles d'inférence et les pipelines de traitement sans remplacement de matériel deviendra non seulement un avantage mais une nécessité.

Avantages économiques et opérationnels

Une station de base qui se base sur un FPGA pour son accélérateur Layer 1 peut supporter de nouvelles fonctionnalités comme la capacité réduite avancée 5G (RedCap) ou un positionnement amélioré simplement par une mise à jour logicielle, étendant l'utilité du matériel déjà installé. Les dépenses opérationnelles sont également réduites parce que moins de visites sur le site sont nécessaires pour la mise à niveau matérielle, et l'infrastructure définie par logiciel commun simplifie la gestion du réseau et le dépannage. Une étude réalisée par des analystes de l'industrie chez Mobile Experts a estimé que les EF basées sur FPGA peuvent économiser jusqu'à 30 % du coût total de la propriété sur 10 ans par rapport à des unités fixes basées sur ASIC, en grande partie en raison de la réduction du volume du matériel.

Pour les marchés émergents et les déploiements ruraux, où les modes de trafic peuvent varier considérablement et où les attributions du spectre peuvent changer, une radio basée sur le FPGA peut s'adapter à des bandes de bande passantes non standard ou à des modèles d'interconnexion sans nécessiter de spin de puces sur mesure. Cette adaptabilité peut combler le fossé numérique plus rapidement que d'attendre des CITI spécialement conçus pour chaque région.

Conclusion: Le Chaméléon invisible du RAN

Les FPGA jouent un rôle central dans les stations de base sans fil de la prochaine génération, agissant comme moteurs de changement de forme qui marient performance matérielle brute et agilité logicielle. Ils ne sont pas une panacée – ils ont besoin de compétences de conception spécialisées et de coûts unitaires plus élevés à une échelle extrême – mais leur valeur unique dans le paysage en rapide évolution de la 5G et des réseaux futurs est indéniable. En permettant la reconfiguration en temps réel, ils raccourcissent les cycles d'innovation, réduisent l'obsolescence des infrastructures et soutiennent les architectures ouvertes et désagrégées qui définiront l'ère 6G.