Les convertisseurs analogiques à numériques (CDA) sont des éléments fondamentaux des systèmes électroniques modernes, comblant l'écart entre le monde analogique continu et le domaine numérique discret. Des communications sans fil et de l'imagerie médicale aux capteurs automobiles et à l'instrumentation industrielle, la performance de l'ACD dicte directement la précision, la résolution et l'efficacité du système. Cependant, la fabrication de CDA à haute performance est loin d'être banale. Le procédé de fabrication de semi-conducteurs à plusieurs étapes introduit une gamme de déviations physiques et chimiques collectivement appelées variations de processus. Ces fluctuations minuscules, systématiques ou aléatoires des concentrations de dopage, des épaisseurs de couches, des dimensions critiques et des propriétés d'oxyde peuvent dégrader gravement les paramètres clés de l'ACD tels que la non-linéarité intégrale (INL), le rapport signal-bruit (SNR) et la plage dynamique sans velléité (SFDR).

Comprendre les variations de processus dans la fabrication d'ADC

Les variations de processus se rapportent aux différences inévitables de paramètres des appareils qui surviennent entre les matrices, les plaquettes et les lots pendant la fabrication de semi-conducteurs. Même dans une seule matrice, les variations locales peuvent causer des transistors, des condensateurs et des résistances mal appariés, qui sont particulièrement problématiques pour les conceptions ADC qui dépendent d'une correspondance précise.

Sources des variations de processus

Les principales sources de variations de processus peuvent être classées en catégories globales (inter-die) et locales (intra-die). Les variations globales affectent uniformément tous les appareils d'une puce, comme les déplacements d'épaisseur d'oxyde ou les dérives de niveau de dopage dans une plaquette. Les variations locales, par contre, introduisent des erreurs aléatoires entre les appareils adjacents, qui sont la préoccupation dominante des CDA à haute résolution.

  • Les fluctuations de concentration de dopage: Le nombre d'atomes de dopant dans la région du canal des MOSFET ou dans la base des transistors bipolaires est intrinsèquement statistique.
  • La lithographie et les variations de gravure:[ Les limites de résolution de la photolithographie, combinées à des variations de la concentration et de la dose d'exposition, provoquent des variations de dimension critique (CD) dans les portes de polysilicium et les lignes d'interconnexion.
  • Incohérences de dépôt des couches de la couche d'épaisseur : L'épaisseur et l'uniformité de l'oxyde de grille, des diélectriques intermétaux et des couches de passivation varient selon une plaquette.
  • Les gradients de température et d'environnement:[ La distribution de température non uniforme pendant le recuit ou le traitement thermique rapide (RTP) peut créer des gradients de contrainte qui affectent la mobilité du transporteur et la tension seuil.
  • La planarisation chimique-mécanique (CMP) : Dans les processus d'interconnexion multicouches, le CMP peut provoquer des variations d'épaisseur dans les lignes métalliques, augmentant l'inadéquation de capacité parasitaire et influençant le comportement de décantation des nœuds analogiques critiques.

Ces sources interagissent de façon complexe et leur importance relative dépend de la topologie spécifique de l'ADC, du nœud de fabrication et des marges de conception. Par exemple, un ADC de 12 bits, qui est un régulateur d'approximation-régulateur (SAR), peut être plus sensible à l'inadéquation du condensateur qu'un convertisseur flash, qui est limité par un décalage de comparaison.

Impact sur les performances de l'ADC

Les variations de processus se manifestent par des erreurs statiques et dynamiques dans les composants du noyau ADC. Comprendre ces effets nécessite d'examiner comment les variations modifient le comportement des comparateurs, des condensateurs, des sources de courant et des références de tension.

Effets sur les compensations et les mitssifications de comparaison

Dans les CDA à interpolation éclair et pliante, les comparateurs sont l'épine dorsale du quantificateur. L'inadéquation de tension seuil locale dans la paire différentielle d'entrée introduit un décalage d'entrée qui varie d'un comparateur à un comparateur. Sans calibrage, ce décalage réduit la plage linéaire de la courbe de transfert et augmente les CDA à NL et DNL. Dans un convertisseur flash 6 bits fonctionnant à 5 GS/s, même un décalage de 5 mV peut dégrader la SNDR par plusieurs dB. Pour les CDA à haute résolution et les CDA à sigma-delta, les compensations de comparaison dans les sous-CDA à flash peuvent causer des codes manquants et réduire la résolution efficace à moins que l'étalonnage numérique ne corrige.

Mismatch de Capaciteur dans les CAA de Capacitateur commuté

Les ADC SAR et les ADC pipelines se basent sur des réseaux de condensateurs pondérés en binaires pour effectuer la redistribution de charge qui implémente l'algorithme d'approximation successif. La précision de ces condensateurs permet de déterminer directement la linéarité du convertisseur. La mitsification dans les condensateurs unitaires en raison de la rugosité des bords, des variations d'épaisseur diélectrique ou de l'enchaînée latérale crée des erreurs de poids qui entraînent des pics INL et DNL.

Variations de tension de référence

De nombreuses architectures ADC utilisent une tension de référence interne ou externe pour le quantificateur. Les variations dans les circuits de référence de bandgap, les échelles de résistance ou les diviseurs capacitifs font passer la gamme complète. Ce déplacement se manifeste comme erreur de gain et peut également affecter le décalage si la référence est utilisée dans une configuration différentielle.

Impact sur le bruit et la portée dynamique

Par exemple, l'augmentation du bruit aléatoire de télégraphe (RTN) dans les MOSFET à échelle élevée augmente le coin bruit de la bande, dégradant le SNR à basse fréquence. De plus, les erreurs d'appariement dans la boucle de rétroaction d'un modulateur sigma-delta peuvent réduire l'efficacité de la formation du bruit en bande. Dans les modulateurs sigma-delta à temps continu, les variations constantes du temps RC dues à la résistance et aux écarts de condensateur déplacent les pôles de filtre et les zéros de boucle, ce qui peut entraîner une instabilité ou augmenter le bruit de quantification.

Perte de rendement et variabilité de la fabrication

Un petit déplacement d'un seul paramètre, comme le décalage de comparaison dépassant la plage acceptable, peut provoquer l'échec de l'ensemble de la matrice d'ATE (équipement d'essai automatique). Dans les nœuds avancés de moins de 28 nm, la variabilité des appareils FinFET introduit des effets de fluctuation aléatoire supplémentaires, ce qui rend encore plus difficile le maintien d'une performance cohérente dans les angles de processus.

Stratégies d'atténuation des variations de processus

Étant donné l'inévitabilité des variations de processus, les concepteurs et les ingénieurs de fabrication d'ADC utilisent une approche multiforme pour atténuer leurs impacts.Ces stratégies couvrent le cycle de vie du développement, depuis les choix de conception précoce jusqu'à l'étalonnage post-silicien et la surveillance des processus.

Conception pour la fabrication (DfM) et topologies robustes

La première ligne de défense est de sélectionner des architectures ADC qui sont intrinsèquement tolérantes aux variations. Par exemple, les modulateurs sigma-delta peuvent tolérer des compensations de comparaison plus élevées parce qu'ils comptent sur l'échantillonnage excessif et le modelage du bruit plutôt que sur des niveaux de quantification exacts. Les ADC pipelines peuvent incorporer des bits redondants et une correction d'erreur numérique pour compenser les erreurs de comparaison. Dans les ADC SAR, une architecture de réseau de condensateurs fractionnés combinée à un schéma de commutation monotonique réduit l'effet des variations de tension en mode commun.

Étalonnage et étalonnage

L'étalonnage post-fabrication est l'un des moyens les plus efficaces de corriger les variations déterministes et aléatoires. L'étalonnage peut être effectué au niveau de la galette pendant l'essai ou sur le terrain en utilisant des circuits d'auto-essai intégrés (BIST).

  • Californage numérique de fond:[ De nombreux CAA modernes de SAR et de pipeline intègrent une logique numérique sur puce qui évalue et corrige en continu les erreurs de linéarité. Par exemple, une boucle d'étalonnage basée sur la corrélation peut mesurer les erreurs de poids du condensateur et ajuster la sortie numérique en conséquence sans perturber le fonctionnement normal.
  • On peut utiliser le parage laser des résistances ou le réglage par fusible des courants de biais pour éliminer les décalages de comparaison et les tensions de référence. Cette approche est efficace mais ajoute du temps et des coûts d'essai.
  • Dans les CAA SAR, des condensateurs de garniture binaire supplémentaires peuvent être mis en marche ou en dehors pour annuler un mauvais ajustement. Les condensateurs redondants sont également courants, ce qui permet à la conception de tolérer un certain nombre d'éléments défectueux.
  • Cadre d'éléments dynamiques (DEM):[ Dans les modulateurs sigma-delta multibits, les techniques DEM font tourner l'utilisation des éléments DAC unitaires pour obtenir une moyenne de leurs erreurs dans le temps, convertissant ainsi la non-linéarité déterministe en bruit façonné.

Contrôle et surveillance avancés des processus

Les installations de fabrication mettent en place des systèmes avancés de contrôle des processus (APC) qui exécutent des cartes de contrôle des processus statistiques (SPC) sur des paramètres critiques tels que l'épaisseur de l'oxyde de barrière, la résistance aux feuilles et la largeur de la ligne photorésiste. Les contrôleurs de surveillance en temps réel et de course à course règlent les paramètres de l'équipement pour maintenir le processus centré.

Conception statistique et simulation de coin

Pendant la phase de conception, les ingénieurs utilisent des simulations Monte Carlo pour prédire la distribution des principales mesures de performance sous des variations de processus. En simulant des milliers d'instances statistiquement variables, ils peuvent identifier des points faibles dans la conception et ajuster les tailles de transistors ou les biais de circuit pour améliorer la robustesse. Les simulations de coin – où tous les appareils sont réglés à des coins rapides, lents ou mal ajustés – aident à s'assurer que l'ADC répond aux spécifications à tous les niveaux extrêmes de processus.

Choix technologiques et optimisation de la mise en page

Pour les nœuds matures avec des oxydes de barrière plus épais et des géométries plus grandes des appareils, il est essentiel de choisir la meilleure technologie de fabrication pour l'application ADC. Pour les nœuds à haute précision (16 bits plus longs), les nœuds matures avec des oxydes de barrière plus épais et des géométries plus grandes offrent un meilleur adéquation et un moindre bruit de contact que les nœuds avancés FinFET, qui souffrent de plus de variation aléatoire et d'une plus grande capacité parasitaire.

Essais et dépistage de la cohérence des performances

Même avec la meilleure conception et le meilleur contrôle des procédés, certains matrices ne seront pas conformes aux spécifications. Des essais approfondis sont essentiels pour s'assurer que seules les pièces de la fenêtre de performance requise sont expédiées. L'équipement d'essai automatisé (ATE) mesure les NIL, DNL, SNR et SFDR à de multiples températures et tensions d'alimentation. Pour réduire le temps d'essai, de nombreuses entreprises utilisent des techniques de binning qui regroupent les CDA par niveau de performance (p. ex., plage de température commerciale et industrielle).

Études de cas : Variations dans les architectures ADC

CCA Flash

Pour obtenir une résolution de 6 bits à 10 GS/s, l'inadéquation de la paire d'entrées doit être maintenue en dessous de 1 mV. Sans calibration, cela nécessite des appareils de grande taille. Les CMA modernes utilisent des techniques d'interpolation et de calcul de la moyenne pour réduire l'effet d'un seul décalage de comparateur. De plus, l'étalonnage au premier plan utilisant des convertisseurs numériques à analogiques (CDA) sur puce pour ajuster le point de déplacement de chaque comparateur est courant dans les conceptions à grande vitesse.

ADC SAR

Les CAA SAR dominent les applications à résolution moyenne (8 à 16 bits) à des vitesses modérées (jusqu'à quelques centaines de MS/s). Leur linéarité est principalement limitée par la combinaison de réseaux de condensateurs. Les réseaux redondants (p. ex., utilisant une échelle C-2C au lieu d'une pondération binaire) réduisent l'impact des variations de condensateurs unitaires. Combinés à un calibrage numérique qui mesure le poids réel de chaque condensateur pendant le démarrage, les conceptions SAR modernes atteignent une linéarité de 14 bits sans parage.

Modulateurs Sigma-Delta

Les modulateurs de sigma-delta à temps continu sont largement utilisés dans les communications et les systèmes audio pour une haute résolution (jusqu'à 24 bits). Ils reposent sur des constantes de temps RC précises pour les intégrateurs de filtres de boucle. Les variations de processus dans les polyrésistances et les condensateurs MIM peuvent déplacer la fonction de transfert du bruit, entraînant une instabilité ou une augmentation du bruit en bande.

ADC pipeliniers

Les CDA de pipelines atteignent une haute résolution à vitesse modérée et sont courants dans les stations de base sans fil et l'imagerie. Ils se composent de plusieurs étapes, chacune avec un flash à basse résolution, un DAC et un amplificateur de résidus. Les erreurs de gain dans l'amplificateur de résidus en raison des variations de condensateur ou de résistance causent des erreurs de gain inter-étapes, qui sont corrigées par calibration numérique.

Tendances futures et nœuds avancés

Les appareils FinFET présentent une variabilité plus grande en hauteur et en largeur des nageoires, ainsi qu'un bruit accru de télégraphe aléatoire. Le gain intrinsèque réduit et les tensions d'alimentation plus faibles (0,7 V à 0,9 V) réduisent la balance des signaux, exigeant une meilleure correspondance et un meilleur décalage. Pour maintenir la performance de l'ADC, les concepteurs comptent de plus en plus sur les techniques d'assistance numérique : étalonnage numérique étendu, biais adaptatif et compensation basée sur l'apprentissage des machines.

Les nœuds de processus avancés permettent également d'atteindre des niveaux d'intégration plus élevés, permettant aux CDA d'être intégrés dans de grands systèmes sur puces (SoCs) avec une logique numérique dense. Cette proximité introduit des gradients de bruit et de température supplémentaires, une cohérence de performance plus difficile.

Une autre tendance émergente est l'utilisation de technologies émergentes de mémoire non volatile (NVM) telles que RAM résistive (RRAM) pour le parage in situ des paramètres ADC. Celles-ci peuvent remplacer le parage traditionnel à base de fusible, offrant une reconfiguration et un coût de test plus bas. En outre, l'augmentation de l'intégration hétérogène (3D empilage) permet à l'ADC d'être fabriqué sur un nœud de processus analogique dédié tandis que le traitement numérique utilise un nœud numérique plus avancé, réduisant l'impact des variations de processus sur le côté analogique sensible.

Conclusion

Les variations de processus sont un aspect inhérent et incontournable de la fabrication de semi-conducteurs, mais leurs effets néfastes sur les performances de l'ADC peuvent être systématiquement gérés par une combinaison de conception intelligente, de contrôle rigoureux des processus et d'étalonnage post-silicien. La compréhension des mécanismes spécifiques par lesquels les fluctuations du dopage, les erreurs de lithographie, les incohérences de dépôt et les gradients thermiques affectent les compensations de comparateur, l'appariement des condensateurs, la précision de référence et le bruit est essentielle pour tout ingénieur travaillant sur des convertisseurs à haute performance.

Pour plus de détails sur les techniques d'étalonnage, voir IEEE JSSC, aperçu de l'étalonnage numérique de fond pour les ADC SAR. Pour une analyse approfondie de l'adéquation des condensateurs dans les circuits de condensateurs commutés, voir ce document TCAS-II sur l'optimisation de la mise en page des réseaux de condensateurs. Pour en savoir plus sur l'impact des variations de FinFET sur les conceptions à signaux mixtes, ce tutoriel ISSCC fournit d'excellentes informations.