Comprendre les systèmes multi-ADC et leur complexité croissante

Les systèmes modernes d'acquisition de données dépendent de plus en plus de multiples convertisseurs analogiques à numériques (ADC) fonctionnant en parallèle pour capter les signaux à large bande, améliorer la portée dynamique par l'inter-dépôt ou réaliser la diversité spatiale dans les applications de jeux progressifs. Du radar à la station de base 5G et à l'imagerie médicale à haute résolution, la demande d'architectures multi-ADC synchronisées a augmenté rapidement. Dans ces systèmes, les flux numériques produits par les ADC individuels doivent être combinés ou comparés pour reconstruire une représentation fidèle de la scène analogique originale.

La cohérence des données signifie que les relations relatives de phase et de synchronisation entre les canaux numérisés multiples sont préservées exactement comme elles existaient dans le domaine analogique. La cohérence commence par une horloge propre et stable qui est distribuée uniformément à chaque CDA du système. Lorsque chaque convertisseur déclenche son circuit d'échantillonnage et de retenue à exactement la même minute, les mots numériques qui en résultent s'alignent dans le temps, permettant aux processeurs en aval d'effectuer la formation de faisceaux, la corrélation, l'analyse spectrale ou la direction en série progressive sans correction.

Le rôle de la synchronisation de l'horloge dans la cohérence des données

La synchronisation des horloges est le processus permettant de s'assurer que toutes les entrées d'horloge ADC partagent la même fréquence et la même phase, et que chaque appareil échantillonne au même moment par rapport à une référence commune. Dans un système parfaitement synchronisé, les temps d'échantillonnage de chaque ADC diffèrent d'une quantité bien inférieure à une période d'échantillonnage (généralement des picosecondes).

Le signal de l'horloge détermine lui-même l'instant d'échantillonnage : un bord montant (ou un bord tombant) déclenche le circuit interne de piste et de maintien de l'ADC pour capter la tension instantanée sur son entrée. Si deux ADC reçoivent leurs bords de l'horloge à des moments légèrement différents, leurs valeurs d'échantillonnage correspondent à différents points de la forme d'onde d'entrée en continu.

Effets des horloges non synchronisées

Lorsque les horloges se détachent ou ne sont pas alignées, plusieurs problèmes apparaissent qui compromettent directement la cohérence des données:

  • Désalignement des données entre les canaux:[ Les échantillons numériques provenant de différents CDA sont décalés par rapport aux autres. Les algorithmes de traitement des signaux qui supposent des données simultanées – comme les calculs de poids de la formation de faisceau – produisent des résultats incorrects.
  • La précision réduite dans les mesures sensibles au temps: Les applications comme le radar lidar ou l'échographie d'impulsions nécessitent une connaissance précise du moment où chaque échantillon a été prélevé.
  • Difficulté accrue de reconstruction du signal:[ Les systèmes ADC inter-leaves (temps d'inter-leaving) reposent sur un espacement temporel précis entre les convertisseurs pour obtenir des taux d'échantillonnage agrégés plus élevés.
  • Perte de corrélation dans les corrélateurs multicanaux: Les systèmes radars passifs et radioastronomie croisent les signaux de plusieurs récepteurs. Même de minuscules erreurs de synchronisation réduisent l'amplitude de crête de corrélation et introduisent de faux lobes latéraux.

Méthodes de synchronisation

Plusieurs techniques sont disponibles pour atteindre le niveau requis de synchronisation des horloges, chacune avec des compromis en complexité, des performances de jeu, et l'évolutivité.

  • Sources d'horloges partagées avec des traces appariées:[ La plus simple approche utilise un générateur d'horloges de haute qualité unique (souvent un oscillateur à faible bruit de phase) dont la sortie est aspirée à chaque ADC par des traces de PCB soigneusement appariées. Cette méthode fonctionne pour un petit nombre de dispositifs sur une seule carte, mais devient peu pratique à mesure que le nombre de canaux grandit ou lorsque les convertisseurs sont répartis sur plusieurs cartes.
  • Clock distribution networks with buffer trees: Des puces de distribution d'horloges dédiées (p. ex. Analog Devices clock distribution ICs[) éliminent l'horloge de référence avec un retard déterministe et un biais réglable.Ces appareils comprennent souvent un réglage de retard fin programmable (résolution sous-picoseconde) pour compenser les différences de routage des PCB.
  • JESD204B SYSREF et alignement de l'horloge de l'appareil: Les CAA modernes à grande vitesse utilisent la norme d'interface série JESD204B, qui comprend un signal SYSREF pour synchroniser les horloges d'échantillonnage locales de plusieurs convertisseurs. Le SYSREF doit être distribué avec un faible nombre de temps de réglage/d'attente par rapport à l'horloge de l'appareil.
  • Des signaux de déclenchement externes pour un alignement à une prise : Dans les applications en mode éclatement comme le radar pulsé, un signal de déclenchement peut simultanément forcer tous les CDA à commencer à prélever sur un bord d'horloge spécifié. Cette méthode repose sur l'horloge déjà alignée en phase; le déclencheur réinitialise efficacement la numérotation de l'échantillon à travers les convertisseurs.
  • Loops (PLL) verrouillées en phase avec tampons à relais zéro : Pour les systèmes avec plusieurs domaines d'horloge, les PLL peuvent verrouiller chaque horloge locale à une référence commune et fournir un alignement de phase déterministe.

Au-delà de la synchronisation de base : Jitter, Skew et Phase Bruit

Même après avoir atteint l'alignement de l'échantillon, la qualité du signal d'horloge lui-même affecte directement la cohérence des données.

Jitter et son impact sur la performance d'ADC

Pour les systèmes multi-Asc, la norme de l'industrie pour la quantification des jitters acceptables est donnée par la formule , où f in est la fréquence d'entrée et t j est la norme de l'industrie pour la quantification des jitters acceptables. Pour les systèmes multi-Asc, l'exigence de jitter devient encore plus stricte parce que la cohérence requise pour la diffusion ou la corrélation est généralement inférieure à un dixième de la période de la forme d'onde.

Phase Bruit et son rapport avec la cohérence

Une horloge avec un bruit de phase élevée près du porteur (bruit de phase rapprochée) fera que les données échantillonnées auront des fluctuations de phase corrélées entre plusieurs CDA. Dans des systèmes de traitement cohérents, comme le radar à ouverture synthétique (SAR), le bruit de phase rapprochée limite le contraste réalisable et introduit des cibles fantômes. L'utilisation d'un oscillateur de référence à faible bruit de phase (par exemple, oscillateurs à cristaux commandés par four ou oscillateurs à résonateur diélectrique) et de filtres PLL soigneusement conçus est essentielle.

Applications et considérations de conception réelles

L'importance de la synchronisation des horloges avec la bande passante du système, le nombre de canaux et le gain de traitement cohérent. Ci-dessous sont trois exemples d'application où la synchronisation n'est pas seulement bénéfique mais obligatoire.

Radar à rayons progressifs

Les radars modernes à arrachage progressif (à la fois militaires et civils) dirigent les faisceaux par voie électronique en appliquant des décalages de phase aux signaux provenant de centaines ou de milliers d'éléments individuels. Chaque élément comprend un CDA qui numérise le signal RF après la conversion. Les algorithmes de formation de faisceau résument les signaux numérisés avec des poids complexes appropriés. Si l'horloge s'écarte entre deux CDAs, la configuration du faisceau aura des erreurs de pointage, des lobes latéraux accrus et une réduction de la direction. Pour un radar de 10 GHz, un cran de 1 ps correspond à une erreur de phase de 3,6°, qui ne peut être acceptable qu'après étalonnage.

Imagerie médicale par ultrasons

Dans les sondes ultrasoniques, des milliers d'éléments piézoélectriques envoient et reçoivent des ondes acoustiques. La chaîne de réception utilise de nombreux CDA pour numériser les échos. L'ajout cohérent de ces canaux forme l'image. Toute discordance de synchronisation entre les CDA brouille l'image et réduit la résolution de contraste. Les systèmes d'échographie commerciale utilisent souvent des CDA à base de JESD204B avec distribution SYSREF pour garder le skew en dessous de 50 ps, ce qui est suffisant pour les fréquences acoustiques typiques (1–15 MHz) parce que la longueur d'onde est plus longue que l'erreur de synchronisation.

Acquisition de données à haute vitesse pour les instruments scientifiques

Les systèmes CERN Timing and Synchronization Distribution (TS&D) utilisent la distribution d'horloges de précision sur des fibres optiques avec compensation active de la broche. Ces systèmes permettent une synchronisation sur des kilomètres de distance, permettant à des milliers de CDA d'échantillonner avec des jitters de niveau femtoseconde. Une telle cohérence permet la reconstruction de pistes de particules dans les détecteurs de vertex.

Lignes directrices pour la conception d'une synchronisation robuste

Pour traduire la théorie en pratique, les concepteurs de systèmes doivent suivre un ensemble de directives éprouvées lors de l'architecture d'un arbre d'horloge multi-ADC.

  • Choisir un oscillateur de référence à faible jitter – Commencez par une source propre. Tout bruit sur la référence est multiplié par la PLL et apparaît sur l'horloge ADC. Utilisez des oscillateurs à cristaux avec un bruit de phase supérieur à -150 dBc/Hz à 10 kHz de décalage pour des applications exigeantes.
  • Utiliser des dispositifs de distribution d'horloges – Les tampons génériques de fanout peuvent introduire des jitters additifs excessifs. Au lieu de cela, utiliser des IC de distribution d'horloges spécifiés pour le biais déterministe et le faible bruit de phase additive (p. ex. HMC7044 des appareils analogiques ou LMK04828 de TI).
  • La longueur des traces de PCB est rigoureusement – Sur une planche, le retard de propagation d'un signal d'horloge est d'environ 150 ps par pouce (en FR-4). Un décalage de 0,1 pouce donne 15 ps de brochette, qui peut être fatal pour les CAA à grande vitesse.
  • Mise en œuvre de la distribution SYSREF avec une mise en page soignée[ – Dans les systèmes JESD204B, le signal SYSREF doit être traité comme une horloge à grande vitesse elle-même.
  • Comprend les capacités d'étalonnage et de diagnostic[ – Même avec une conception parfaite, un écheveau résiduel peut exister en raison de variations de processus. Inclure des routines d'auto-essai intégrées (BIST) ou des routines d'étalonnage externes qui injectent une tonalité connue et mesurent la différence de phase entre les canaux ADC.
  • Consider la distribution optique pour les grands systèmes – Lorsque les CAA sont répartis sur plusieurs cartes ou châssis, la distribution électrique des horloges devient peu pratique en raison de la longueur des câbles et des différences de mise à la terre.

Sujets avancés : Synchronisation et interleaving multi-chip

Deux scénarios avancés méritent une attention particulière : la synchronisation des CDA sur plusieurs puces dans une configuration intercalée dans le temps et la synchronisation des convertisseurs hétérogènes (p. ex., CDA et CDA).

Tableaux de CDA intercalés dans le temps

Les phases d'échantillonnage doivent être espacées de 360°/M. Toute déviation provoque des erreurs de temps d'échantillonnage qui produisent des éperons à plusieurs de F s / M. Ces éperons peuvent être réduits par péréquation numérique, mais la correction devient complexe pour les grandes M et pour les larges bandes de fréquences. La génération d'horloges pour l'interdéploiement utilise souvent une PLL qui produit plusieurs phases à partir d'un seul VCO; la mise en page précise garantit que les étapes de phase sont uniformes.

Synchronisation des CAA et des CAD dans les systèmes de transceiver

Dans les radios modernes définies par logiciel et les émetteurs-récepteurs à tirage échelonné, les voies de réception et de transmission utilisent souvent plusieurs convertisseurs. Les CDA et les CDA doivent partager une référence de phase commune pour permettre le duplex de division du temps ou l'annulation du duplex complet. La norme JESD204C étend les capacités de synchronisation pour inclure à la fois les CDA et les CDA avec un seul réseau SYSREF. Les concepteurs doivent tenir compte des différences de latence entre les voies ADC et DAC (par exemple, en raison de la fluidité différente) et aligner les horloges multicadres locales (LMFC) en conséquence.

Conclusion : La synchronisation comme pierre angulaire de la performance du système

La synchronisation des horloges n'est pas seulement une caractéristique agréable à posséder dans les systèmes multi-ADC; c'est la base sur laquelle repose tout traitement cohérent des données. Sans elle, les avantages d'utiliser plusieurs convertisseurs – comme l'augmentation de la bande passante par l'interleaving, la diversité spatiale par le traitement de réseaux et le gain de corrélation – deviennent inaccessibles. La complexité de la synchronisation de dizaines ou de centaines de CDA exige une sélection rigoureuse des composants, une mise en page rigoureuse des PCB et souvent l'utilisation de normes établies comme JESD204B. Comme les taux d'échantillonnage continuent d'augmenter (50+ GSps interleated systems sont maintenant courants) et le nombre de canaux se développe en milliers pour de nouvelles architectures en phase, la nécessité d'une distribution robuste et à faible intensité d'horloge ne fera qu'augmenter.