Le rôle des convertisseurs numériques de descente basés sur FPGA dans le traitement moderne des signaux ADC

Les convertisseurs analogiques à numériques (ADC) servent de pont entre les signaux continus du monde réel et le domaine numérique discret. Comme les exigences sur les communications sans fil, le radar et l'instrumentation poussent vers des bandes de fréquences plus élevées et une plus grande portée dynamique, la chaîne de traitement numérique après l'ADC doit suivre le rythme. Un élément clé de cette chaîne est le Digital Down Converter (DDC), qui traduit un signal numérisé à haute fréquence en bande de base basse fréquence pour un traitement plus efficace. Lorsqu'il est mis en œuvre sur une porte programmable sur le terrain Array (FPGA), un DDC gagne une flexibilité exceptionnelle, un parallélisme et un débit en temps réel qui ne peuvent être appariés par des puces DSP traditionnelles ou des CAS à fonction fixe.

Comprendre les convertisseurs numériques à bas débit basés sur le FPGA

Un DDC basé sur le FPGA est un sous-système de traitement de signaux numériques qui effectue la traduction de fréquences, le filtrage et la réduction du taux d'échantillonnage sur un signal numérisé à large bande. Il prend la sortie à haut taux d'échantillon d'un ADC — souvent à des centaines de mégaéchantillons par seconde — et convertit une bande de fréquences sélectionnée en bande de base (ou en fréquence intermédiaire) tout en réduisant le taux de données à un niveau gérable. Le tissu logique reconfigurable du FPGA permet au DDC d'être adapté à des schémas de modulation spécifiques, des bandes passantes et des exigences de performance.

Architecture de base d'un DDC

Un DDC typique comprend quatre étapes principales : un oscillateur et un mélangeur local, un oscillateur à commande numérique (NCO), un filtre à passe basse et un décilateur . Le signal d'entrée de l'ADC (souvent à une fréquence intermédiaire) est mélangé avec un sinusoïde quadrature généré par l'OCN. Ce mélange déplace le composant de signal désiré vers près de DC, tandis que les fréquences d'image sont créées à deux reprises la fréquence originale. Le filtre à passe basse élimine ensuite les composants à haute fréquence indésirables et le bruit hors bande. Enfin, le stade de décimation réduit le taux d'échantillonnage par un facteur entier M, en éliminant chaque Mth pour éviter les bandes de traitement multiples.

Oscillateur à commande numérique (OCN)

Le NCO génère une forme d'onde sinusoïdale et cosinus à une fréquence programmable par l'utilisateur. Il utilise généralement un accumulateur de phase et une table de recherche pour la cartographie d'amplitude. Les FPGA modernes comprennent des cœurs optimisés de NCO pouvant supporter une résolution de réglage extrêmement élevée (p. ex., étape de 32 bits) et une plage dynamique sans velléité (SFDR) supérieure à 100 dB. La sortie de NCOS est mélangée avec les données ADC pour effectuer la traduction de fréquence.

Mélangeur et filtration

Le mélangeur numérique multiplie le flux de données ADC par les sorties NCO, produisant des signaux en phase (I) et quadrature (Q) de base. Cette fonction est généralement mise en œuvre avec des multiplicateurs matériels intégrés dans les tranches DSP FPGA. Le filtrage ultérieur à faible passage est essentiel pour supprimer les interférences et le bruit hors canal. Les filtres à réponse d'impulsions Finite (FIR) sont courants en raison de leur réponse et stabilité en phase linéaire. Les coefficients de filtre sont choisis pour répondre à l'ondulation de bande passante requise, à l'atténuation de bande d'arrêt et à la bande passante de transition.

Décimation

Chaque étape de décimation doit comprendre un filtre anti-aliasage pour éviter le repli spectral. Le facteur de décimation (M détermine le taux de sortie de l'échantillon : f]s out[ = fs in/M. Dans de nombreux modèles de DDC, une approche de décimation multi-étapes (p. ex., d'abord par 2 utilisant un filtre à demi-bande, puis par un facteur variable utilisant un filtre CIC) minimise l'utilisation des ressources et la consommation d'énergie tout en maintenant les caractéristiques de phase linéaire.

Avantages de la mise en œuvre des CDD sur les EGPF

Les DDC basés sur FPGA sont devenus omniprésents dans le traitement ADC haute performance parce qu'ils combinent la vitesse, l'adaptabilité et l'intégration. Les avantages suivants en font la plateforme de choix pour de nombreux systèmes de pointe.

  • Parallélisme temps réel:[ Les FPGA traitent simultanément plusieurs flux de données. Un seul FPGA peut accueillir des dizaines de canaux DDC indépendants, chacun accordé à une fréquence différente. Ceci est idéal pour les stations radars à arrachage progressif ou les stations de base MIMO massives où des centaines de signaux d'antennes ont besoin de canalisation.
  • Reconfiguration:[ Contrairement aux DDC basés sur ASIC, un FPGA peut être reprogrammé sur le terrain pour supporter de nouvelles formes d'onde, des plans de fréquence ou des spécifications de filtre.Cette flexibilité réduit le coût du cycle de vie des systèmes de communication et de radar et permet à une plate-forme matérielle unique de servir plusieurs missions.
  • Latence faible: La logique FPGA fonctionne avec une latence prévisible et entraînée par pipeline. Pour les boucles de contrôle en radar ou en faisceau, quelques microsecondes de retard de traitement peuvent être cruciales. Un DDC FPGA peut fournir des données I/Q de bande de base avec une latence inférieure à microseconde, dépassant de loin les implémentations basées sur des logiciels.
  • Intégration de la chaîne de signal complète:[ Le DDC n'est qu'une partie d'un récepteur plus grand. Les FPGA peuvent intégrer le contrôle automatique des gains (AGC), la prédistorsion numérique (DPD), les filtres de correction de canal, et même les blocs de démodulation sur la même puce.
  • Comportement déterministe: Comme le matériel FPGA est un circuit numérique fixe à l'exécution (jusqu'à reprogrammation), le moment des opérations DDC est répétable et exempt de l'éblouissement rencontré dans les solutions basées sur le processeur. Ceci est essentiel pour des applications de mesure de radar et de précision cohérentes.

Principales applications dans le traitement des signaux ADC

La combinaison de données ADC à grande vitesse et la lourde charge de traitement de la conversion en aval rend les DDC FPGA indispensables dans plusieurs domaines. Ci-dessous sont quelques-uns des cas d'utilisation les plus importants.

Radio définie par logiciel (SDR) et radio cognitive

Les systèmes SDR doivent respecter plusieurs normes de communication couvrant des centaines de mégahertz. Un DDC FPGA peut convertir et canaliser toute la zone Nyquist d'un ADC à grande vitesse (par exemple, un ADC 3 GS/s couvrant 1,5 GHz de bande passante) en dizaines ou des centaines de canaux à bande étroite. Cela permet une plate-forme radio unique pour supporter les formes d'onde LTE, 5G NR, Wi-Fi, et même militaire. Le FPGA peut adapter dynamiquement les réglages de réglage et de filtre DDC à l'occupation actuelle du spectre, permettant des fonctions de radio cognitives.

Radar et guerre électronique

Les récepteurs radar modernes numérisent de larges bandes de fréquences instantanées (p. ex. 1 GHz ou plus) pour capturer la résolution de la plage de fréquences. Les DDC FPGA convertissent les échos réfléchis à partir de multiples intervalles de répétition d'impulsions en données I/Q à un rythme plus faible, qui peuvent ensuite être traités par compression d'impulsions et filtrage Doppler. Les systèmes de guerre électronique utilisent les DDC pour identifier et classer les signaux à large spectre. La capacité de reprogrammer le DDC pour différents rythmes chirp ou modèles de saut de fréquence rend les implémentations FPGA beaucoup plus flexibles que les solutions de rechange à fonction fixe.

Radioastronomie

Les radiotélescopes utilisent des réseaux massifs d'antennes, qui nécessitent une conversion simultanée de plusieurs bandes de fréquences. Les DDC basés sur les FPGA peuvent traiter les signaux de ciel numérisés de toutes les antennes en temps réel, produisant des données sur les bandes de base pour les corrélateurs. La gamme dynamique élevée (souvent 8 à 12 bits de l'ADC) et le bruit en basse phase des DDC FPGA sont essentiels pour détecter les sources astronomiques faibles.

Physique de haute énergie et instrumentation scientifique

Un DDC FPGA peut effectuer la restauration numérique de base, la mise en forme des impulsions et le rejet des piles en mélangeant l'impulsion numérisée à la bande de base et en appliquant des filtres assortis. Le débit élevé des DDC FPGA permet à des milliers de canaux d'être numérisés et traités sur une seule carte, permettant des systèmes d'acquisition de données compactes pour les cyclotrons ou les dispositifs d'imagerie médicale.

Défis et considérations liés à la conception

Bien que les DDC des FPGA offrent de nombreux avantages, leur conception exige une attention particulière à un certain nombre de facteurs pour assurer une exploitation fiable et performante.

Taux d'échantillonnage et date de fermeture

Les DCP à grande vitesse peuvent fonctionner aujourd'hui à 10 + GS/s. Les E/S FPGA doivent saisir les données à ces vitesses, souvent en utilisant des interfaces série à grande vitesse (JESD204B/C). À l'intérieur du FPGA, le DDC doit traiter les données à plein débit ADC ou utiliser plusieurs voies parallèles. La fermeture en temps devient un défi majeur parce que les opérations de mélange et de filtrage nécessitent une fréquence d'horloge élevée.

Conception des filtres et allocation des ressources

Le filtre à passe basse consomme la majorité des ressources du FPGA (clauses DSP et RAM bloc) dans un DDC. La sélection de l'ordre approprié du filtre, de la précision des coefficients et de la structure de décimation a un impact direct sur la performance et la surface. Une stratégie commune consiste à utiliser un filtre CIC pour les premières étapes de décimation à haut taux, suivi d'un filtre FIR pour la compensation et la sélectivité fine. Le filtre CIC n'utilise aucun multiplicateur, mais sa traînée dans la bande de passage doit être égalisée.

Consommation d'énergie

Le traitement des données à des débits de gigasample à l'intérieur d'un FPGA peut conduire à une dissipation dynamique importante. L'implémentation DDC consomme à peu près proportionnelle au nombre de multiplicateurs et d'accès à la mémoire. Les techniques pour réduire la puissance comprennent le gingage d'horloge, en utilisant des blocs DSP durcis (qui sont plus efficaces que les multiplicateurs basés sur LUT), et en réduisant la précision des signaux intermédiaires lorsque SNR le permet.

Phase Bruit et performance spurious

Même une petite erreur de tronquage en phase peut générer des tons fallacieux qui réduisent le nombre effectif de bits (ENOB) du système. L'utilisation d'un accumulateur de grande phase (par exemple 32 bits) et de dithering peut pousser des pousses sous le plancher de bruit de quantification. Le gestionnaire numérique d'horloge FPGA (DCM) ou les ressources dédiées d'horlogerie doivent également générer des horloges à faible vitesse pour éviter de dégrader le SNR ADC. Pour des applications exigeantes, les concepteurs peuvent mettre en œuvre un oscillateur à commande numérique avec correction de série Taylor pour obtenir un SFDR extrêmement élevé.

Comparaison avec les mises en œuvre de la CITI et du PSD

Les DDC de la FPGA (qui sont soit des puces autonomes, soit intégrés dans des modules multipuces) offrent la puissance et la vitesse les plus faibles pour un plan de fréquence spécifique, mais ils ne peuvent pas être modifiés une fois fabriqués. Les processeurs DSP (p. ex. la famille TI C66xx) offrent une flexibilité grâce au logiciel, mais leurs limites d'exécution d'instructions séquentielles sont limitées par le débit et la latence, surtout lorsque de nombreux canaux sont requis.

Tendances futures et technologies émergentes

L'évolution des architectures et des algorithmes de traitement des signaux de la FPGA continue d'élargir les capacités des DDC. Plusieurs tendances façonnent la prochaine génération de systèmes DDC basés sur la FPGA.

Intégration de l'apprentissage automatique pour le filtrage adaptatif

Les filtres DDC traditionnels ont des coefficients fixes, mais de nouvelles recherches utilisent des réseaux neuronaux pour ajuster dynamiquement les poids des filtres en fonction des conditions de signal. Par exemple, un réseau classificateur peut détecter les interférences et reconfigurer le filtre DDC-S pour encocher le brouillon tout en préservant la bande passante des signaux.

Intégration supérieure et systèmes sur puce (SoC) FPGA

Les FPGA modernes (comme le Versal ACAP d'AMD/Xilinx) intègrent non seulement la logique programmable mais aussi plusieurs ADC à grande vitesse (via JESD204C), les processeurs multi-cœurs (ARM Cortex-A72) et les réseaux dédiés DSP. Cela permet à toute la chaîne de récepteurs – de l'interface ADC au DDC au traitement numérique du signal à la pile de protocole – d'être mis en œuvre sur un seul appareil.

Architectures économes en énergie

Les fabricants de FPGA développent de nouveaux tissus logiques qui peuvent échanger des performances pour la puissance dynamique. Pour les DDC, cela signifie la capacité d'arrêter les canaux inutilisés, la tension et la fréquence d'échelle avec charge, et d'utiliser des techniques informatiques approximatives lorsque cela est permis.

Automatisation de conception améliorée

La conception d'un DDC à partir de zéro nécessite une expertise approfondie. De nouveaux outils de synthèse de haut niveau (HLS) permettent aux ingénieurs de spécifier un DDC en C++ ou SystemC, qui génère alors un matériel optimisé. Bien que la conception traditionnelle RTL offre toujours le meilleur contrôle sur le timing et les ressources, HLS a mûri suffisamment pour de nombreux modèles DDC, en particulier pour les banques de filtres et les NCO.

Conclusion

Les convertisseurs numériques à bas débit basés sur le FPGA sont une pierre angulaire du traitement moderne des signaux ADC à haute vitesse. Leur capacité à effectuer la traduction, le filtrage et la décimation de fréquences en temps réel sur plusieurs canaux à faible latence les rend indispensables dans les communications, le radar, l'instrumentation et au-delà.