La demande constante de transmission de données plus élevée, de communications ultra-fiables à faible latence et de connectivité massive des appareils a placé les réseaux de cinquième génération (5G) comme l'épine dorsale de l'infrastructure numérique moderne. Au cœur de chaque station de base 5G, l'équipement utilisateur et le périphérique de bord se trouvent un processeur de signal numérique sophistiqué (DSP) dont les performances sont étroitement couplées au noyau de microprocesseur qui le conduit. Le microprocesseur d'un DSP 5G n'est pas seulement un processeur à usage général; il s'agit d'un moteur informatique conçu spécialement pour l'intensité mathématique, les contraintes en temps réel et les budgets énergétiques de la communication sans fil.

Rôle de base des microprocesseurs dans les FSD pour les services sans fil

Les processeurs de signaux numériques sont des microarchitectures spécialisées conçues pour exécuter des algorithmes de traitement de signaux – filtres de réponse par impulsions (FIR), transformations rapides de Fourier (FFT), péréquation, estimation des canaux et correction d'erreurs – à grande vitesse et avec un timing déterministe. Le microprocesseur à l'intérieur d'un DSP orchestre ces opérations, la gestion du flux d'instruction, du mouvement des données et de l'accès à la mémoire. Dans le contexte de 5G, où les taux de latence et de giga-sample-par-seconde de données sont la norme, le microprocesseur doit faire bien plus que lancer un programme à simple fileté. Il doit gérer massivement des opérations vectorielles parallèles, supporter plusieurs flux de données concurrentes et s'adapter aux conditions dynamiques des canaux en temps réel.

Contrairement à un processeur général qui priorise la prévision de branche et l'exécution hors ordre pour améliorer les performances d'un seul fil, un microprocesseur DSP met l'accent sur le débit multi-accumulateur (MAC), le coût de la boucle basse et le support de la boucle matérielle. Il comprend souvent une architecture Harvard avec des instructions et des mémoires de données distinctes, plusieurs banques de mémoire pour permettre un accès simultané et des unités de génération d'adresses dédiées pour réduire les frais généraux arithmétiques des pointeurs.

Pourquoi les microprocesseurs DSP sont indispensables pour 5G

Les spécifications de la nouvelle radio (NR) de 5G définissent une couche physique beaucoup plus complexe que la 4G LTE. La flexibilité en numérologie, l'espacement des sous-porteurs évolutives et le duplexage dynamique de la division du temps imposent des exigences strictes au pipeline de traitement. Une station de base de 5G pourrait devoir traiter 64 flux d'antennes simultanément ou plus (MIMO massif), chacun avec ses propres coefficients d'estimation et de formage du faisceau de canaux. Le microprocesseur à l'intérieur du DSP doit coordonner ces tâches parallèles sans introduire de variance de latence.

Dans l'équipement utilisateur, l'efficacité de la puissance est primordiale. Un smartphone DSP doit traiter les signaux 5G tout en dissipant seulement quelques centaines de milliwatts. L'architecture du microprocesseur – conception de l'ensemble d'instruction, profondeur du pipeline, rafale d'horloge et hiérarchie de mémoire – détermine directement l'énergie par opération.

Innovations architecturales dans les microprocesseurs DSP 5G

Pour répondre aux exigences contradictoires de performance, de flexibilité et d'efficacité, les fournisseurs de semi-conducteurs ont développé plusieurs innovations architecturales, allant au-delà du DSP classique monocore, point fixe, pour intégrer des conceptions hétérogènes multicore, des accélérateurs matériels et des extensions avancées de jeux d'instructions.

VLIW et SIMD : Les chevaux de travail du traitement parallèle des signaux

Les architectures VLIW dominent les microprocesseurs DSP modernes pour 5G. Dans VLIW, le compilateur planifie statiquement plusieurs opérations (p. ex. multiplier, ajouter, charger, stocker) dans un seul mot d'instruction long, permettant à plusieurs unités fonctionnelles d'exécuter simultanément sans le surcoût du matériel de programmation dynamique.

Le SIMD permet au microprocesseur d'appliquer la même opération arithmétique à plusieurs éléments de données, par exemple, effectuer 16 multiplications parallèles sur des données à 16 bits en point fixe. Les algorithmes 5G sont intrinsèquement vectorisables : coefficients de formage de faisceau, matrices de canaux et papillons FFT bénéficient tous du SIMD. Les microprocesseurs DSP modernes intègrent des datapaths SIMD de 512 bits ou plus, permettant des débits qui nécessiteraient un processeur général à plusieurs reprises la vitesse de l'horloge à émuler.

La combinaison de VLIW et SIMD donne un microprocesseur qui peut supporter une fraction élevée de ses performances théoriques de pointe sur les noyaux de traitement de signaux réels, évitant les cycles de ralenti qui rongent les processeurs super-scaires lorsque le flux de contrôle est prévisible. Cependant, le compilateur doit être exceptionnellement intelligent pour emballer les opérations efficacement; cela a entraîné des investissements importants dans des chaînes d'outils de compilation retargetables et des cadres open-source comme LLVM pour les cibles DSP.

Informatique multiforme et hétérogénée

Le traitement en bande de base se divise généralement en un plan de commande (supérieur, orienté vers le contrôle) et un plan de données (haute vitesse, streaming). Pour y remédier, les modèles de pointe utilisent des architectures multi-cœurs hétérogènes. Par exemple, les modems Snapdragon X60 et X65 de Qualcomm intègrent plusieurs cœurs DSP personnalisés (comme la famille Qualcomm Hexagon) aux cœurs d'applications ARM Cortex-A et aux accélérateurs matériels dédiés pour des fonctions telles que le décodage des canaux et la transformation Fast Fourier.

Pour les équipements d'infrastructure, la tendance est vers des grappes de DSP de plusieurs cœurs. La famille NXP Layerscape, par exemple, combine les noyaux d'applications Arm Cortex-A72 avec des noyaux DSP multifilés (par exemple, le SC3900FP) pour gérer à la fois la pile de protocole et la couche physique. Les FPGA de Xilinx (maintenant AMD) et Altera (Intel) intègrent également des blocs DSP durcis comprenant des unités MAC et de petits mémoires locaux, brouillant la ligne entre microprocesseur et logique reconfigurable. Dans ce modèle hétérogène, le microprocesseur DSP coordonne le flux : il récupère les tâches d'un planificateur, les envoie aux accélérateurs matériels et les résultats après traitement.

Hiérarchie de la mémoire et mouvement des données

Un support de 100 MHz à 64 antennes avec espacement de 30 kHz peut générer plusieurs gigabits par seconde d'échantillons de bande de base. Les caches traditionnels sont inefficaces parce que les accès au traitement des signaux sont souvent en continu et manquent de réutilisation temporelle. Par conséquent, de nombreux microprocesseurs DSP utilisent des mémoires de scratchpad (sur puce SRAM) qui peuvent être accessibles en un seul cycle, combinés avec des moteurs d'accès direct à la mémoire (DMA) qui déplacent les données entre la mémoire principale et les tampons locaux pendant que le noyau calcule. La famille Agilex FPGA d'Intel, par exemple, comprend un processeur vectoriel dédié avec un chemin de données SIMD 512 bits et un système de mémoire locale multi-bancaires qui peut fournir 3 To/s de bande passante interne – une nécessité pour le MIMO massif en temps réel.

Paramètres de performance clés et leur mesure

L'évaluation de la pertinence d'un microprocesseur DSP pour 5G implique plusieurs mesures au-delà de la vitesse de l'horloge brute. Les plus importantes sont le débit multi-accumulateur, latence par algorithme, la dissipation de puissance et l'efficacité de la zone (opérations par mm2). Les repères standard comme les repères de noyau DSP de BDTI ou le CoreMark-NN EEMBC pour le réseautage neuronal aident à comparer les cœurs entre les fournisseurs.

Considérations relatives à la conception à faible latence

5G impose une cible de latence de 1 ms pour les communications ultra-fiables à faible latence (URLLC).Cela force le microprocesseur DSP à minimiser les interruptions de latence, à maintenir un temps d'exécution déterministe et à soutenir le dérouillage de boucle matérielle pour éviter les rinçages de pipeline. De nombreuses architectures micro DSP offrent un mécanisme de boucle zéro-overhead : le processeur peut exécuter une séquence avec un compte d'itération connu sans récupérer l'instruction de boucle à plusieurs reprises, en économisant les cycles et la puissance. De plus, le support pour l'annulation de queue et la terminaison précoce dans les itérations de décodage réduit la latence dans le pire des cas.

Efficacité énergétique et gestion thermique

L'efficacité énergétique est la contrainte de conception primordiale pour les DSPs d'équipement d'utilisateur. L'industrie mobile a convergé sur la figure de mérite picojoule-par-MAC (pJ/MAC). Les microprocesseurs DSP 5G modernes atteignent près de 1 pJ/MAC sur les processus avancés 5 nm ou 3 nm FinFET, grâce à une échelle de tension agressive, une grille d'horloge fine et la réduction de l'activité de commutation de signal par l'isolation de l'opérand. Des techniques comme la tension dynamique et l'échelle de fréquence (DVFS) permettent au microprocesseur d'ajuster son point de fonctionnement en fonction de la charge instantanée de trafic.

Pour les infrastructures, où la dissipation de chaleur est moins limitée, le focus se déplace vers l'efficacité de la zone. Les unités de base MIMO massives nécessitent des centaines de noyaux DSP sur une seule puce ou plusieurs puces. La capacité d'intégrer les microprocesseurs DSP aux côtés de la mémoire et des accélérateurs sur la même matrice – grâce à un emballage avancé comme la technologie de empilage ou d'interposeur 3D – réduit la puissance d'interconnexion et la latence.

Intégration de l'IA et de l'apprentissage automatique

Les microprocesseurs DSP doivent maintenant accueillir des modèles d'inférence réseau neuronal pour des tâches telles que la compression d'information sur l'état des canaux (CSI), la classification automatique de la modulation et la gestion des faisceaux. Cela nécessite un passage de l'arithmétique purement fixe à l'appui des opérations de point flottant (généralement BF16 ou FP16) et de tenseur entier. De nombreux fournisseurs DSP ont étendu leurs ensembles d'instructions avec des instructions multipliées de matrice (p. ex., C7000 de TI avec des opérations de produit à points et de matrice). La technologie Helium de Arm pour Cortex-M55 et M85 fournit un moteur vectoriel SIMD pour DSP et ML, mais pour les accélérateurs neuraux personnalisés haut de gamme 5G sont souvent intégrés au noyau principal DSP.

Une tendance émergente est l'informatique en mémoire de Samsung où le microprocesseur DSP utilise une architecture de traitement en mémoire (PIM) pour réduire le mouvement des données. La mémoire HBM-PIM de Samsung intègre les unités de traitement dans la couche mémoire, permettant de calculer directement les produits de matrice-vecteur là où les données résident. Cela pourrait couper l'énergie de l'inférence réseau neuronal en faisceau de 5Gformant par rapport aux architectures traditionnelles von Neumann.

Au-delà de 5G: 6G, mmWave, et Terahertz

La feuille de route pour les réseaux de prochaine génération (6G, prévue vers 2030) prévoit des fréquences de Térahertz (THz), des longueurs d'onde de sous-millimètres et des taux de données supérieurs à 100 Gbps. Le microprocesseur du DSP devra faire face à des taux d'échantillonnage sans précédent (>100 GS/s) et des bandes passantes (>10 GHz). Les chaînes traditionnelles ADC et DSP ne peuvent pas être linéaires; au contraire, l'industrie étudie des architectures analogiques-numériques hybrides où le simple traitement analogique réduit la charge sur le noyau numérique.

Pour atteindre ces objectifs, des microprocesseurs DSP émergents sont en cours de conception avec un calcul quasi seuil (NTC) pour fonctionner à des tensions ultra-faibles tout en exploitant le parallélisme. Des prototypes de recherche du centre de recherche sans fil de Berkeley ont démontré un cluster DSP 16-core capable de 1 TOPS à 0,5 V grâce à la technologie de 7 nm. De plus, des processeurs vectoriels reconfigurables qui peuvent changer dynamiquement la largeur de leur datapath (par exemple, de 128 bits à 1024 bits) sont explorés pour s'adapter aux conditions de canaux variables.

Défis dans le développement de microprocesseurs pour 6G

Un défi majeur est le mur de mémoire : la disparité entre la vitesse du processeur et la largeur de bande de la mémoire s'aggrave avec chaque rétrécissement de nœud. Bien que HBM à la 3D offre une bande passante élevée (jusqu'à 2 To/s par pile), sa latence (teneurs de nanosecondes) peut ne pas satisfaire les symboles OFDM codés en THz qui ne durent que quelques nanosecondes. Les chercheurs explorent l'informatique à mémoire proche et le empilage logique sur logique pour rapprocher le microprocesseur DSP du réseau de mémoire.

La sécurité devient également une préoccupation. Comme les microprocesseurs DSP sont programmables, ils sont vulnérables aux attaques de canaux latéraux qui peuvent fuir les clés pour le trafic crypté 5G/6G. L'industrie répond en intégrant les accélérateurs cryptographiques directement dans le groupe de microprocesseurs, en utilisant l'isolement matériel (p. ex., la série TrustZone de Arm pour Cortex-R) et les fonctions physiquement incontrôlables (PUFs) pour sécuriser le démarrage et le stockage des clés.

Conclusion

Les microprocesseurs dans les processeurs de signaux numériques sont les moteurs silencieux qui conduisent à la révolution sans fil. Des cœurs VLIW-et-SIMD qui alimentent aujourd'hui les stations de base et les smartphones 5G aux architectures quasi seuil et infusées d'IA conçues pour 6G, ces unités de calcul spécialisées continuent de pousser l'enveloppe de performance, d'efficacité et de flexibilité. Leur évolution est étroitement associée aux progrès de la fabrication de semi-conducteurs, de la technologie de la mémoire et de la conception d'algorithme.