Introduction : Le besoin croissant d'accélération de la FPGA dans le HPC

Les applications informatiques de haute performance couvrant la modélisation climatique, la génomique, l'analyse financière et l'intelligence artificielle continuent de stimuler la demande de capacités de calcul qui dépassent la portée traditionnelle des processeurs. Bien que les unités de traitement graphique (GPU) soient devenues l'accélérateur dominant dans de nombreux superordinateurs, les réseaux de portails programmables sur le terrain (FPGA) offrent un ensemble distinct d'avantages : le parallélisme au niveau matériel, latence déterministe et la capacité de reconfigurer la logique après déploiement.

L'architecture FPGA et son adéquation pour HPC

Contrairement aux processeurs fixes, les FPGA permettent aux concepteurs de créer des datapaths personnalisés qui implémentent directement des algorithmes en silicium. Cette approche élimine les frais d'instruction et de décodage, permettant une canalisation profonde et un parallélisme spatial massif. Les appareils haut de gamme actuels de la série AMD (Alveo) et Intel (Agilex) intègrent la mémoire haute bande passante (HBM2e) offrant plus de 460 Go/s, la connectivité PCIe Gen5 et les interfaces réseau durcies, ce qui les rend aptes au déploiement de datacenter.

Pour HPC, les FPGA excellent lorsque les charges de travail impliquent des schémas d'accès dépendants des données, un parallélisme irrégulier ou un calendrier précis. La possibilité de reconfigurer l'appareil dans le champ signifie qu'une carte unique peut servir de processeur de signal, de moteur de compression ou d'accélérateur de réseau neuronal pendant toute sa durée de vie.

Quand choisir les FPGA sur les GPU

Faible latence déterministe

Les GPU obtiennent un débit élevé grâce à un parallélisme massif au niveau des fils, mais leur hiérarchie de planification des frais généraux et de la mémoire introduit la variabilité de la latence. Pour des applications telles que le trading à haute fréquence, le contrôle en temps réel ou le traitement des paquets, les FPGA peuvent fournir des temps de réponse dans les dizaines de nanosecondes avec un déterminisme au niveau du cycle.

Efficacité énergétique supérieure pour les charges de travail lourdes et à haut débit

Pour des tâches comme l'alignement génomique des séquences, où les données sont diffusées par des pipelines personnalisés, un FPGA peut fournir un débit équivalent à une mise en œuvre de logiciels multi-CPU à une fraction du tirage de puissance. Un accélérateur FPGA typique pour l'alignement Smith-Waterman consomme moins de 100 W tout en obtenant des performances comparables à 32 cœurs CPU dessinant plus de 500 W.

Reconfiguration et longévité

Les exigences des algorithmes évoluent, les FPGA peuvent être reprogrammées sans remplacer le matériel. Ceci est particulièrement utile dans les environnements de recherche où les codes scientifiques changent fréquemment. La reconfiguration partielle permet de mettre à jour les noyaux d'accélérateurs pendant que le périphérique reste opérationnel, permettant aux opérateurs de clusters d'échanger dynamiquement les fonctions.

Plan directeur pour la mise en œuvre d'un cluster accéléré FPGA

1. Sélection du candidat pour l'analyse et l'accélération de la charge de travail

Les candidats idéaux présentent une intensité arithmétique élevée, des modèles de données répétitives ou des contraintes de latence serrées. Utilisez des outils de profilage tels que Intel VTune, AMD ROCProfiler ou pour identifier les points chauds où l'exécution du processeur ou du processeur est inefficace. Recherchez des noyaux où l'utilisation de la bande passante de la mémoire est faible, les taux de manque de cache sont élevés ou les frais d'instruction dominent.

  • alignement génomique des séquences et appel de variantes (BWA-MEM, Smith-Waterman, GATK)
  • Simulations Monte Carlo pour la tarification des options et l'analyse des risques
  • Inférence d'apprentissage profond, notamment avec les réseaux neuronaux récurrents ou graphiques
  • Opérations cryptographiques (AES, SHA-256, preuves de la connaissance zéro)
  • Traitement des signaux et des images (FFT, convolution, formage du faisceau)
  • Opérations de matrices et analyses graphiques sparses
  • compression des données et cryptage au taux de ligne

Quantifier la vitesse potentielle en modélisant l'architecture de flux de données du noyau. Si l'algorithme peut être pipelineé avec un débit de contrôle minimal, il est probablement un bon ajustement.

2. Sélection du matériel et intégration des grappes

Le choix de la bonne carte FPGA dépend de la charge de travail de la mémoire et des besoins de connectivité.

  • Capacité logistique:[ Les LUT, les tongs, les tranches DSP et la mémoire sur puce (BRAM, UltraRAM) déterminent la taille maximale de la conception.
  • La bande passante de mémoire:[ HBM2e offre 460 Go/s; DDR4 est plus lent mais adéquat pour les noyaux à moindre intensité de données.
  • Interface d'accueil: PCIe Gen4/5 x16 fournit une bande passante suffisante pour la plupart des applications; le support CXL est en train de se développer pour le partage cache-cohérent.
  • Connectivité réseau:[ 100/400 GbE pour les déploiements en réseau FPGA (cas d'utilisation SmartNIC).
  • Enveloppe de puissance: TDP va de 75 W à 225 W par carte; assurer la distribution d'énergie de groupe et le refroidissement peut gérer le tirage d'agrégat.
  • Maturité de l'écosystème:[ Évaluer le support de la chaîne d'outils (AMD Vitis, Intel oneAPI), les cœurs IP disponibles et les modèles de référence.

Les choix les plus populaires sont les AMD Alveo U55C (64 GB HBM2e, 12 nm) pour les charges de travail liées à la mémoire et la série Intel Agilex 7 pour PCIe Gen intégrée5. Pour l'expérimentation en nuage, AWS F1 offrent une option de paiement en tant que vous-y allez sans investissement matériel initial.

3. Méthode de conception de l'AGPF: de l'algorithme à Bitstream

La productivité du développement FPGA s'est améliorée grâce aux outils de synthèse de haut niveau (HLS) qui compilent le code C++ ou OpenCL dans le matériel. AMD Vitis HLS et Intel oneAPI DPC++ sont les principaux cadres HLS. Pour une performance maximale, la conception du niveau de transfert de registre (RTL) à l'aide de Verilog ou VHDL reste une option, mais la courbe d'apprentissage est raide.

  • Pipelining et dataflow:[ Déroulez les boucles et utilisez des pragmas de dataflow pour permettre l'exécution simultanée de plusieurs noyaux. Exploitez le parallélisme spatial en reproduisant les unités de traitement.
  • Architecture de mémoire:[ Données de partition sur plusieurs banques BRAM pour augmenter les ports de lecture/écriture. Utilisez des interfaces larges (512-bit) pour correspondre à la largeur de rupture de HBM.
  • Gestion de précision:[ Remplacer le point flottant par un arithmétique à point fixe lorsque cela est possible pour réduire l'utilisation logique et augmenter la fréquence des horloges.
  • Communication du noyau d'accueil:[ Utilisez AXI4-Stream pour la diffusion des données et AXI4-Mémory-Maped pour un accès aléatoire.

Les bibliothèques fournies par les fournisseurs (Xilinx Vitis Libraries for BLAS, FFT et AI; Intel FPGA IP core) accélèrent le développement. La vérification est effectuée par simulation (p. ex. QuestaSim, Vivado Simulator) et par des essais de matériel dans la boucle.

4. Intégration des logiciels système et du middleware

L'intégration sans faille avec la pile de logiciels HPC est essentielle. L'exécution FPGA – AMD XRT ou pilote Intel FPGA – permet de gérer la découverte de périphériques, la programmation bitstream et la gestion des tampons. L'intégration au niveau de l'application peut être réalisée par:

  • OpenCL et SYCL:[ Écrivez le code hôte qui décharge les noyaux vers FPGA. SYCL via oneAPI prend en charge la portabilité à travers CPU, GPU et FPGA.
  • Emballages MPI:[ Fonctions d'accélérateur Wrap dans les appels de bibliothèque que MPI classe. Le framework Open MPI supporte le déchargement hétérogène de périphérique par UCX.
  • Embarquer les horaires d'emploi:[ Configurer Slurm ou PBS pour gérer les FPGA comme ressources consommables. Par exemple, définir un type de Slurm GRES (ressources génériques) pour les cartes Alveo avec des contraintes de nombre.
  • Containerization:[ Utilisez Docker ou Singularité avec le passage de périphérique (p. ex., ) pour des déploiements reproductibles. Les plugins de périphérique Kubernetes permettent la programmation de FPGA dans les environnements cloud-natifs.

Les systèmes de gestion centralisés peuvent surveiller la santé, la température et l'utilisation de l'alimentation électrique de FPGA. La gestion automatique du flux bit permet de mettre à jour les fonctions d'accélérateur à travers le cluster.

5. Optimisation du mouvement des données

Dans de nombreuses charges de travail HPC, les frais généraux de transfert de données dominent le temps d'exécution du noyau.

  • Double buffering:[ Overlap host-to-FPGA transfère avec le calcul du noyau en utilisant deux buffers.
  • Éviter les copies de données redondantes en utilisant des listes DMA enchaînées de transferts multiples.
  • GPUDirect RDMA: Activer la communication directe GPU-FPGA sur PCIe sans intervention de la mémoire hôte pour les pipelines GPU-FPGA hybrides.
  • HBM cache:[ Préchargez les gros ensembles de données dans le HBM joint à la FPGA pour éviter les transferts répétés de PCIe.

Utilisez des outils de profilage (Vitis Analyzer, Intel FPGA Profiler) pour identifier les points de décrochage et optimiser les longueurs de rupture.

6. Validation et évaluation comparative des performances

Avant le déploiement de la production, un plan d'essais systématiques est nécessaire:

  • Comparer la sortie FPGA avec la référence logicielle sur les entrées aléatoires et les entrées de cas de bord à l'aide de harnais de test automatisés.
  • Mesure du débit :[ Mesurer les opérations soutenues par seconde selon la taille réaliste des données.
  • Profilage des latences: Enregistrer les distributions de latence (minimum, maximum, jitter) pour assurer un comportement déterministe.
  • Puissance et énergie:[ Utilisez des capteurs de puissance embarqués pour calculer les opérations par watt. Comparez les valeurs de référence du CPU/GPU.
  • Resilience: Récupération de test à partir de gouttes de liaison PCIe, excursions de puissance, et erreurs de reconfiguration partielle.

Les pipelines d'intégration continue qui comprennent des tests de régression du matériel dans la boucle maintiennent la qualité de conception à mesure que les noyaux évoluent.

Relever les défis communs de mise en œuvre

Combler le fossé des compétences

Les organisations peuvent atténuer cette situation en investissant dans la formation HLS, en formant des équipes interdisciplinaires et en tirant parti de l'IP pré-construite auprès de fournisseurs ou de dépôts ouverts comme OpenCores. Les partenariats avec des universités offrant des cours FPGA (par exemple, ETH Zurich, TU Munich) peuvent accélérer le transfert des connaissances.

Déboguage et fermeture du calendrier

Pour la fermeture en temps réel des signaux internes, adopter une compilation progressive, une synchronisation minutieuse du franchissement des horloges et un planning par plancher. Si 200 MHz ne peuvent être atteints, réduire la fréquence cible à 150 MHz donne souvent un débit acceptable tout en simplifiant les contraintes.

Gestion du coût total de propriété

Les cartes d'accélérateur FPGA ont des coûts initiaux plus élevés que les GPU équivalents, mais une durée de vie utile plus longue grâce à la reconfiguration. Les économies d'énergie par fonctionnement réduisent les coûts opérationnels.Les licences d'outils fournisseurs peuvent être coûteuses; les solutions de rechange open-source telles que SymbiFlow arrivent à maturité pour certains appareils.

Déploiements du monde réel Démontrer l'impact

Broad Institute for Genomics: Utiliser les FPGA pour accélérer l'alignement de lecture BWA-MEM et GATK HaplotypeCaller produit 20–40× vitesses sur les implémentations CPU seulement.

Entreprises de trading à haute fréquence:[ Des entreprises comme Jump Trading déploient des FPGA pour le prix des options Simulations Monte Carlo avec sous-microseconde de latence déterministe.

Centre européen pour les prévisions météorologiques à moyenne distance (ECMWF): FPGA accélère Legendre se transforme dans le noyau dynamique spectral IFS, réalisant une amélioration de la performance 5× à un tiers de la puissance des alternatives GPU. Cette utilisation validée FPGA dans les systèmes de prévision météorologique.

Le projet Microsoft Catapult: Les FPGA Intel ont été intégrés dans l'infrastructure de recherche de Bing-S pour accélérer le classement du réseau neuronal, améliorant ainsi le débit par watt de 2,5×.

Huile et gaz Imagerie sismique: Schlumberger utilise les FPGA pour accélérer la migration inverse du temps (RTM), le traitement des petaoctets de données sismiques selon des délais stricts. L'approche de co-conception hardware-software a réduit le temps de traitement d'un ordre de grandeur.

Évolution des tendances Façonner le CHP accéléré du FPGA

  • CXL (Compute Express Link):[ La mémoire partagée Cache-cohérente entre les processeurs et les FPGA simplifiera les modèles de programmation et réduira les frais généraux des pilotes.
  • Les cœurs ISA ouverts sur FPGA permettent des extensions d'instruction personnalisées adaptées à des domaines spécifiques, combinant flexibilité et accélération matérielle. Des plateformes comme la série SiFive Freedom sont utilisées dans la recherche.
  • AI-Driven Design Tools:[ Les modèles d'apprentissage automatique prédisent maintenant la congestion de routage, suggèrent des pragmas HLS et automatisent la planification du sol. Des outils comme AutoDSE et HLS4ML démontrent le potentiel de réduire le temps d'itération de la conception.
  • Infrastructure désagrégée composite:[ Dans le cadre d'initiatives comme Open Compute Project, les ressources FPGA, GPU et mémoire peuvent être réparties dynamiquement sur les tissus CXL ou Ethernet, permettant la mise en commun des ressources sur plusieurs serveurs.
  • Open-Source FPGA Toolchains:[ Yosys, nextpnr et SymbiFlow fournissent une synthèse indépendante du fournisseur et des appareils place-and-route, bien qu'actuellement limités aux appareils à densité moyenne.

Conclusion

Le déploiement des accélérateurs FPGA dans les grappes de CHP exige une planification minutieuse de la sélection de la charge de travail, de l'acquisition du matériel, de la méthodologie de conception et de l'intégration des logiciels. Le bénéfice peut être considérable : des commandes de magnitude pour des noyaux spécifiques, des économies d'énergie spectaculaires et du matériel qui s'adapte aux besoins changeants. Bien que la courbe d'apprentissage soit plus raide que l'adoption de GPU, la maturité croissante des outils HLS, des délais d'exécution des fournisseurs et des écosystèmes open-source rend l'accélération de la FPGA plus accessible.