Dans la conception de cartes de circuits imprimés à grande vitesse (PCB), le contrôle de l'impédance n'est pas seulement une pratique recommandée, mais il est essentiel de préserver l'intégrité du signal et d'assurer un fonctionnement fiable aux fréquences de gigahertz. Chaque interface numérique à grande vitesse, des bus à mémoire DDR aux voies PCI Express et à l'Ethernet gigabit, dépend d'impédances de trace contrôlées avec précision pour minimiser les réflexions, réduire les interférences croisées et supprimer les interférences électromagnétiques.

Comprendre l'impédance contrôlée

L'impédance contrôlée fait référence à la pratique consistant à concevoir des lignes de transmission de BPC de façon à ce que leur impédance caractéristique (Z0) corresponde à une cible prédéfinie, généralement 50 γ pour les signaux à une seule extrémité et 90 à 100 γ pour les paires différentielles. L'impédance caractéristique est une propriété inhérente à une géométrie et à des matériaux de ligne de transmission, indépendamment de la longueur de la ligne.

Dans la pratique, tout signal numérique ayant un temps de montée inférieur à 1 ns – commun dans les conceptions actuelles – exige un contrôle d'impédance soigneux. La communauté intégrité de la signature utilise la règle du pouce que si la longueur de la trace dépasse le sixième de la distance de montée du signal, l'impédance doit être appliquée. Pour un temps de montée de 1 ns, cette distance est d'environ 6 pouces en FR‐4; pour 100 ps, temps de montée (commun dans les liaisons 10+ Gbps), elle n'est qu'environ 0,6 pouces.

La physique derrière l'impédance des traces

Pour mettre en œuvre efficacement l'impédance contrôlée, les ingénieurs doivent comprendre les paramètres physiques qui influencent L et C. L'inductance par unité de longueur d'une trace augmente avec la distance au plan de référence le plus proche et diminue avec des traces plus larges. La capacité par unité de longueur augmente avec des traces plus larges et diminue avec une plus grande séparation du plan de référence.

Pour une trace microstrip[ (une trace sur une couche extérieure avec un seul plan de référence ci-dessous), l'impédance est fortement influencée par la constante diélectrique (εr) du substrat. Un εr plus élevé augmente la capacité, abaissant l'impédance. Pour une trace stripline (une trace intégrée entre deux plans de référence), les calculs d'impédance tiennent également compte des traverses, de l'espacement des parois latérales et de l'épaisseur des couches pré-précédentes au-dessus et au-dessous.

Microstrip vs Stripline

  • Microstrip: Coût inférieur, facilité à fabriquer, impédance caractéristique plus élevée pour une largeur de trace donnée. Cependant, il est plus sensible à l'IMI externe et a des émissions apparentes plus élevées. La constante diélectrique varie avec le masque de soudure et l'air au-dessus de la trace, rendant la prédiction de l'impédance moins stable.
  • Stripline: Meilleure immunité sonore, environnement diélectrique symétrique et crosstalk inférieur. Il nécessite une couche supplémentaire et des tolérances de fabrication plus serrées. Stripline est le choix par défaut pour les paires différentielles dans les liaisons série haute vitesse.

Facteurs clés du contrôle de l'impédance

Plusieurs facteurs interdépendants déterminent l'impédance finale d'une trace de PCB. Les concepteurs doivent les équilibrer soigneusement pour atteindre les valeurs cibles dans les tolérances de fabrication.

Largeur et épaisseur du tracé

La largeur des traces est la plus directe des ingénieurs de réglage pour fixer l'impédance. Les traces plus larges ont une inductance plus faible et une capacité plus élevée, ce qui entraîne une impédance plus faible. Le poids du cuivre (épaisseur) compte également : des traces plus épaisses réduisent la résistance mais augmentent légèrement la capacité. Pour une cible donnée d'impédance, une trace de cuivre plus épaisse doit être plus étroite qu'une trace plus mince, ce qui peut entrer en conflit avec les exigences de transport actuel.

Matériel diélectrique et épaisseur

La constante diélectrique (εr) du substrat affecte directement la vitesse de propagation et l'impédance. La norme FR‐4 a un εr d'environ 4,2–4,8 (selon le style de fibre de verre et la teneur en résine), mais sa valeur peut varier en fonction de la fréquence et de la température. Pour les modèles à haute fréquence, les stratifiés à faible perte (p. ex. Rogers 4350B, Isola IS410, Megtron 6) fournissent un facteur stable d'εr et de dissipation plus faible. L'épaisseur du diélectrique entre la trace et le plan de référence est souvent la variable la plus sensible; une variation de 10 % de l'épaisseur peut déplacer l'impédance de 5–8 ↓.

Hauteur du tracé et proximité du plan de référence

La hauteur de la trace au-dessus du plan de référence (ou la distance entre les couches en stripline) est critique. Dans la microstrip, une couche diélectrique plus épaisse (prépréfigurée ou centrale) soulève l'impédance; dans la stripline, la distance entre les deux plans doit être symétrique pour éviter la conversion du mode.

Configuration de l'embout

La conception de la pile de BPC est l'étape fondamentale du contrôle de l'impédance. Une pile bien planifiée attribue des couches de signal adjacentes à des plans de référence solides, généralement au sol. Le nombre de couches doit tenir compte de la densité de routage requise tout en maintenant des épaisseurs diélectriques symétriques. Pour l'impédance contrôlée, les fabricants doivent avoir des préprêpes et des accumulateurs de cœur spécifiques; les concepteurs doivent travailler avec leur manufacturier tôt pour choisir une pile qui répond aux objectifs d'impédance avec des tolérances réalisables.

Normes communes d'impédance et valeurs cibles

  • 50 ↓ à un seul point: La norme universelle pour les interfaces RF, coaxiales et de nombreux bus numériques (p. ex. SPI, traces de DDR à un point).
  • 75 ↓ unifencié: Commune dans les applications vidéo et de radiodiffusion (composite, SDI).
  • 90 ↓ différentiel:[ Utilisé pour USB 2.0/3.x, SATA, HDMI, et DisplayPort (note: certains standards spécifient 100 ↓).
  • 100 ↓ différentiel:[ Norme pour PCI Express, Gigabit Ethernet (1000BASE‐T), LVDS et SCSI parallèle.
  • 85 ↓ différentiel:[ Émergent pour la mémoire à bande haute (HBM) et quelques traces DDR5.

Les concepteurs doivent vérifier l'impédance cible à partir de la spécification d'interface pertinente et du guide de conception du fabricant IC. Confirmer toujours avec votre manufacturier qu'ils peuvent produire des traces dans les ±10% de la cible (une tolérance plus stricte peut augmenter le coût).

Calcul et simulation de l'impédance

Le calcul manuel de l'impédance à l'aide de formules comme les équations classiques de l'IPC‐2141 est possible mais la probabilité d'erreur est attribuable à des approximations pour les géométries du monde réel. La plupart des outils EDA modernes comprennent des solveurs de champ bâti qui utilisent l'analyse électromagnétique 2D ou 2.5D (EM) pour calculer l'impédance à partir des dimensions empilées et traces.

Pour les conceptions critiques, la simulation 3D EM (par exemple Ansys HFSS, CST Microwave Studio) peut modéliser les coins, vias et lancements de connecteurs où l'impédance peut s'écarter de formules simples de trace. De telles simulations sont recommandées pour toute interface fonctionnant au-dessus de 10 Gbps. Cependant, la simulation n'est que aussi bonne que les données matérielles – utilisation des valeurs εr fournies par le fabricant et perte tangente à la fréquence d'exploitation, et non la valeur de 1 MHz de la feuille de données.

Calculatrices d'impédance en ligne

Plusieurs outils en ligne gratuits peuvent fournir des estimations initiales.Les sources fiables comprennent Polar Instruments=Si8000 et [Altium=s calculatrice d'impédance au sein du Designer.Ces outils permettent aux utilisateurs d'entrer la constante diélectrique, la largeur de trace, l'épaisseur du cuivre et l'épaisseur diélectrique pour obtenir une impédance caractéristique.

Techniques de conception pour la mise en œuvre pratique

Planification de la mise en place des couches

Pour une carte à 4 couches, une pile à grande vitesse commune est Signal‐Ground‐Power‐Signal avec microstrip sur les couches supérieure et inférieure. Pour huit couches ou plus, intégrer des signaux critiques dans la ligne de démarcation entre les plans au sol. Veiller à ce qu'aucune couche de signal ne soit adjacente à un plan qui n'est pas une référence (p. ex. éviter un plan à puissance fractionnée sous une trace à grande vitesse).

Pratiques de routage des traces

Une fois l'impédance de la cible définie, les traces de route doivent être cohérentes, évitant les angles aigus (pivoter à 45° ou à 90°). Maintenir une distance uniforme par rapport au plan de référence en évitant de parcourir les fentes ou les découpes dans le plan. Pour les paires différentielles, maintenir l'espacement des paires constante (à l'intérieur de la paire pour le rejet en mode commun) et égaliser les longueurs de traces pour minimiser la balance. La séparation entre les paires devrait être au moins trois fois l'espacement de paire à paire pour réduire le crosstalk.

Via Design et Impédance

Pour réduire au minimum ces variations, il faut garder les embouts aussi courts que possible (découpage arrière ou utilisation de vias enfouis pour des signaux à très grande vitesse). La géométrie par baril, pad et anti-pad affecte l'impédance; envisager d'utiliser la ligne de transmission vias avec une clairance contrôlée et une taille de pad. Pour les paires différentielles, il est recommandé de symétrier par paires avec des longueurs de goujons correspondantes. Simuler par effets si la fréquence de fonctionnement dépasse 5 GHz.

Considérations et tolérances en matière de fabrication

Même la meilleure conception échouera si les tolérances de fabrication ne sont pas prises en compte. Les fabricants de BPC produisent des stratifiés avec une épaisseur diélectrique et des variations de poids en cuivre de ±10% ou plus. L'étirage peut réduire la largeur des traces de 1 à 2 millions de mil de l'œuvre d'art. Ces effets affectent l'impédance de déplacement. Collaborer avec votre manufacturier pendant la phase de conception de la pile : demander un coupon d'impédance avant la production (un petit panneau d'essai avec des traces étalonnées) qui peut être mesuré en utilisant la TDR (réflexion du temps de travail) avant le tour complet de la planche.

Objectifs communs de tolérance à la fabrication:

  • Largeur de la piste: ±10% (ou ±0,5 mil sur les lignes fines)[
  • Épaisseur diélectrique: ±10% (souvent ±1 mil sur le préprog)[
  • Épaisseur du cuivre: ±10% (1 oz de cuivre est de 1,4 mil fini)[
  • Tolérance d'impédance: ±10% standard, ±5% avec un contrôle plus serré (prime de coût)[
Vérifier que l'impédance obtenue est conforme aux spécifications du fournisseur IC.

Essai et vérification de l'impédance contrôlée

Après la fabrication, vérifier l'impédance sur le PCB réel en utilisant Reflectométrie du domaine de temps (TDR) ou les techniques d'analyseur de réseau vectoriel (VNA). TDR envoie une impulsion à la pointe rapide vers le bas de la trace et mesure le signal réfléchi; les erreurs d'impédance apparaissent comme variations de tension. Le temps de montée de l'instrument TDR devrait être plus rapide que le temps de montée du signal pour détecter de petites discontinuités.

Pour les paires différentielles, mesurez l'impédance à mode impair (différentiel) et à mode commun. Assurez-vous que l'impédance différentielle se situe à ±10% de la cible et que l'impédance à mode commun est cohérente. Les mesures de l'ARN fournissent des paramètres S de fréquence du domaine qui peuvent être utilisés pour modéliser la perte d'insertion, la perte de retour et le crosstalk.

Défis dans les conceptions à haute sensibilité

Les BPC modernes avec des BGA à piments fins et des tracés denses forcent souvent les largeurs de traces et les espacements jusqu'à la limite de fabrication. Le maintien d'impédance contrôlée sur des traces 2-mil larges avec un espacement 3-mil est extrêmement difficile – les variations de largeur de trace de 0,1 mil peuvent déplacer l'impédance par plusieurs ohms. Dans de tels cas, envisager d'utiliser des matériaux stratifiés plus minces (< 3-mil dielectric), des stratifiés à haute température pour réduire les exigences de largeur de trace, ou de passer à la technologie HDI (interconnect haute densité) avec microvias et la stratification séquentielle.

Un autre défi est le contrôle de l'impédance en présence de plans à signaux mixtes (p. ex., des terrains analogiques et numériques). Si une trace à grande vitesse traverse un plan à deux voies, le courant de retour doit trouver un autre chemin, créant une grande discontinuité de l'impédance. Utilisez des condensateurs à couture (généralement 100 nF en série avec 10 nF) près du point de croisement, ou mieux, faites passer les signaux à grande vitesse entièrement sur des plans au sol continus.

Études de cas et exemples pratiques

Exemple 1: 100 ↓ Paire différentielle pour Gigabit Ethernet

Un concepteur doit faire route vers Ethernet sans magnétique (p. ex. RGMII avec PHY? En fait, pour 1000BASE‐T, l'impédance différentielle est de 100 γ sur les lignes MDI). En utilisant une carte à 4 couches avec microstrip sur la couche supérieure (0,5 oz de cuivre, 5-mil d'épaisseur diélectrique, εr=4,3), la calculatrice d'impédance cible a donné une largeur de trace de 6,5 mil avec un espacement de 8 à 8 mil. Le manufacturier a confirmé qu'elle pouvait maintenir une tolérance ±8%.

Exemple 2: 50 ↓ Microstrip pour PCIe Gen 3

Pour PCI Express Gen 3, l'impédance différentielle est de 100 ↓ mais l'impédance à une seule extrémité de chaque ligne devrait être de 50 ↓ pour maintenir une stabilité en mode commun. Le concepteur a utilisé une pile 6 couches avec ligne de stripline sur les couches intérieures pour mieux isoler les intersections. La largeur de la trace était de 5 mil avec une hauteur diélectrique totale de 4 mil à l'aide de matériaux Rogers 4350B. L'impédance résultante après le forage en arrière par des stubs était de 50.3 ↓ à une seule extrémité, et la paire différentielle mesurait 100,5 ↓.

Conclusion

En comprenant les paramètres qui influencent l'impédance caractéristique et en utilisant des outils de simulation modernes, ainsi qu'une collaboration étroite avec les fabricants de BPC, les ingénieurs peuvent obtenir une livraison fiable des signaux à des taux toujours plus élevés. Le coût de l'ignorance des panneaux de contrôle de l'impédance, des défaillances de signaux et des cycles de débogue prolongés est beaucoup plus élevé que l'investissement initial dans la conception et la simulation.

Pour plus de renseignements, consultez les ressources suivantes :